公开(公告)号：EP1626412A4

公开(公告)日：2006-08-30

申请号：EP04727148

申请日：2004-04-13

Applicant: IBM

Inventor： SUNAGA TOSHIO ,  HOSOKAWA KOHJI ,  MIYATAKE HISATADA

IPC: G11C11/406

CPC classification number: G11C11/406

Abstract: It is possible to realize a DRAM of a simple circuit structure capable of effectively reducing the refresh current by setting the refresh cycle by a small step. A memory array is divided into 64 sub-arrays, each of which is further divided into eight blocks. A refresh cycle control circuit (RCCC) includes: a fuse circuit (FC0) for setting 1 or 1/2 division ratio; a divider (FD0) for dividing a pre-decode signal(ZLI0) with the division ratio which has been set; fuse circuits (FC1 to FC8) for setting 1 or 1/4 division ratio; and dividers (FD1 to FD8) for dividing pre-decode signals (ZLI1 to ZLI8) with the set division ratio. The refresh cycle control circuit (RCCC) can set the 64 or 128 ms refresh cycle for the 64 sub-arrays and the 64 or 256 ms refresh cycle for the 512 blocks.

Abstract translation: 可以通过以较小的步长设置刷新周期来实现能够有效地降低刷新电流的简单电路结构的DRAM。 存储器阵列被分成64个子阵列，每个阵列又被分成8个块。 刷新周期控制电路（RCCC）包括：用于设定1或1/2分频比的熔丝电路（FC0） 分频器（FD0），用于以已经设定的分频比对预解码信号（ZLI0）进行分频; 用于设置1或1/4分频比的熔丝电路（FC1至FC8）; 和分频器（FD1到FD8），用于以设定的分频比分割预解码信号（ZLI1到ZLI8）。 刷新周期控制电路（RCCC）可以为64个子阵列设置64或128 ms的刷新周期，并为512个块设置64或256 ms的刷新周期。

公开(公告)号：JPH11273351A

公开(公告)日：1999-10-08

申请号：JP1813599

申请日：1999-01-27

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレイション

Inventor： HOSOKAWA KOHJI ,  KIRIHATA TOSHIAKI

IPC: G11C11/409 ,  G11C8/10 ,  G11C11/401

CPC classification number: G11C8/10

Abstract: PROBLEM TO BE SOLVED: To reduce the number of signal lines to transmit data with a less amount of current without precharging by providing a sense amplifier and an inverter connected for providing complimentary output and converting the complimentary signal to the single-ended data signal and then transmitting to one read/write drive line.
SOLUTION: A secondary sense amplifier unit 650 receives a data signal of memory array formed by MDQ architecture with a master bit line pair MDQ/MDQ bar and then sends to current mirror sense amplifiers (CMP) 600, 601. CMP 600, 601 generates the signal GD' via the corresponding signal GL and inverter 631. A driver consisting of a pair of NFET 620, PFET630 receives the signals GD, GD' and then sends the data to the input/output circuit by driving the single-ended bothway read/write drive lines RWD. The data on the drive line RWD is held by the latch 652 and this data swings only when it changes from the signal of the immediately preceding cycle.
COPYRIGHT: (C)1999,JPO

Abstract translation: 要解决的问题：通过提供读取放大器和连接用于提供互补输出并将互补信号转换为单端数据信号的反相器，减少没有预充电的少量电流来传输数据的信号线的数量，然后 发送到一个读/写驱动线。 解决方案：次级读出放大器单元650接收具有主位线对MDQ / MDQ条的由MDQ架构形成的存储器阵列的数据信号，然后发送到电流镜像读出放大器（CMP）600,601。CMP 600,601产生 信号GD'通过对应的信号GL和反相器631.由一对NFET 620，PFET630组成的驱动器接收信号GD，GD'，然后通过驱动单端两路读/ 写驱动线RWD。 驱动线RWD上的数据由锁存器652保持，并且该数据仅在其从紧接在前的周期的信号变化时才摆动。

公开(公告)号：JPH11317077A

公开(公告)日：1999-11-16

申请号：JP1809599

申请日：1999-01-27

Applicant: IBM

Inventor： HOSOKAWA KOHJI ,  KIRIHATA TOSHIAKI

IPC: G11C11/407 ,  G11C8/10 ,  G11C11/401

Abstract: PROBLEM TO BE SOLVED: To provide a plural bank memory structure in a double unit so as to conduct a column address incrementing pipeline process in each bank. SOLUTION: The memory system includes a physically continuous storage unit 310, which is address specified as plural column regions and at least one row region, a row selection unit 312, which activates selected word line of a row region whole body in response to a row address, a first column selection unit 329a, which activates a first selected bit line pair in a first column region 314 in response to a column address, a means 322a, which increments a column address, and a second column selection unit 328a which activates a second selected bit line pair in a second column region in response to the incremented column address. Thus, the first and the second selected bit line pairs are activated and the storage place of a continuous storage unit is accessed.

公开(公告)号：WO0199314A3

公开(公告)日：2002-04-25

申请号：PCT/US0119682

申请日：2001-06-20

Applicant: INFINEON TECHNOLOGIES CORP ,  IBM

Inventor： KLEINER MICHAEL B ,  HOSOKAWA KOHJI

IPC: G05F3/02 ,  H04B1/16

CPC classification number: H04W52/028 ,  Y02D70/00

Abstract: A power controlled input receiver, in accordance with the present invention, includes a receiver circuit including a first current source and a second current source. The first current source supplies current in a power down mode of the receiver and the second current source is enabled for supplying current in a normal operation mode. A signal state detection circuit is coupled to the receiver circuit for detecting an active input signal, and a control signal generator is coupled to the signal state detection circuit for generating an enable signal to enable the second current source when the active input signal is detected.

Abstract translation: 根据本发明的功率控制输入接收机包括一个包括第一电流源和第二电流源的接收器电路。 第一电流源以接收器的掉电模式提供电流，并且第二电流源用于在正常操作模式下提供电流。 信号状态检测电路耦合到接收机电路，用于检测有源输入信号，并且控制信号发生器耦合到信号状态检测电路，用于在检测到有效输入信号时产生使能信号以使能第二电流源。

公开(公告)号：DE112019003764B4

公开(公告)日：2022-04-21

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063

Abstract: Neuromorphe Schaltung, die aufweist:eine Zelle (500) eines synaptischen Kreuzschienen-Arrays (800), die einen komplementären Metalloxid-Halbleiter- (CMOS-) -Transistor T6 enthält, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren;wobei die Gate-Spannung des CMOS-Transistors durch Anwenden einer Ladungsteilungstechnik gesteuert wird, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Zellen-Steuerleitungen aktualisiert, die auf einen Satz Zeilenleitungen und einen Satz Spaltenleitungen ausgerichtet sind,wobei die Zelle des synaptischen Kreuzschienen-Arrays ein Paar in Reihe geschalteter Feldeffekt-Transistoren T1 und T2 vom p-Typ (pFETs), ein Paar nFETs T3 und T4, die untereinander und mit dem Paar pFETs in Reihe geschaltet sind, und drei Kondensatoren C1, C2 und C3 zum Aktualisieren der Gate-Spannung enthält und die Ladungsteilungstechnik zeilenweise derart angewendet wird, dass die Gate-Spannung unter Verwendung der Kondensatoren C1 und C3, die über das Paar pFETs eingestellt werden, schrittweise ansteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Takt-Erhöhungsleitung (Wclk_i) an eine Gate-Elektrode des pFET T1 und über eine Aktualisierungs-Erhöhungsleitung (Wud_i) an eine Gate-Elektrode des pFETT2 geliefert werden, und dass die Gate-Spannung unter Verwendung der Kondensatoren C2 und C3, die über das Paar nFETs eingestellt werden, schrittweise absteigend aktualisiert wird, indem die nichtüberlappenden Impulse über eine Aktualisierungs-Verringerungsleitung (Wud_d) an eine Gate-Elektrode des nFET T3 und über eine Takt-Verringerungsleitung (Wclk_d) an eine Gate-Elektrode des nFET T4 geliefert werden.

公开(公告)号：DE112021000238T5

公开(公告)日：2022-09-01

申请号：DE112021000238

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Ein Synapsen-Speichersystem enthält: an Knotenpunkten von Axon-Leitungen und Dendriten-Leitungen bereitgestellte Synapsen-Speicherzellen, wobei jede Synapsen-Speicherzelle mehrere analoge Speichereinheiten enthält, wobei jede Synapsen-Speicherzelle zum Speichern eines Gewichtswertes entsprechend einem Ausgangswert eines Schreibsignals konfiguriert ist, wobei die mehreren analogen Speichereinheiten miteinander vereint sind, um jede Synapsen-Speicherzelle zu bilden; einen Schreibteil, der zum Schreiben des Gewichtswertes in jede Synapsen-Speicherzelle konfiguriert ist und einen Schreibtreiber und einen Ausgangs-Controller enthält, wobei der Schreibtreiber zum Ausgeben des Schreibsignals an jede Synapsen-Speicherzelle konfiguriert ist, wobei der Ausgangs-Controller zum Steuern des Ausgangsniveaus des Schreibsignals des Schreibtreibers konfiguriert ist; und Lesetreiber, die zum Lesen des in den Synapsen-Speicherzelle gespeicherten Gewichtswertes konfiguriert sind.

公开(公告)号：DE112019003764T5

公开(公告)日：2021-04-15

申请号：DE112019003764

申请日：2019-10-02

Applicant: IBM

Inventor： ISHII MASATOSHI ,  HOSOKAWA KOHJI ,  OKAZAKI ATSUYA ,  IWASHINA AKIYO

IPC: G11C11/54

Abstract: Es werden eine neuromorphe Schaltung, ein Chip und ein Verfahren bereitgestellt. Die neuromorphe Schaltung enthält eine Zelle eines synaptischen Kreuzschienen-Arrays. Die Zelle des synaptischen Kreuzschienen-Arrays enthält einen komplementären Metalloxid-Halbleiter- (CMOS-) Transistor, dessen Durchlasswiderstand durch eine Gate-Spannung des CMOS-Transistors gesteuert wird, um eine Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays zu aktualisieren. Ferner enthält die neuromorphe Schaltung einen Satz Zeilenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl präsynaptischer Neuronen an deren ersten Enden verbinden. Die neuromorphe Schaltung enthält auch einen Satz Spaltenleitungen, die die Zelle des synaptischen Arrays in Reihe mit einer Mehrzahl postsynaptischer Neuronen an deren zweiten Enden verbinden. Die Gate-Spannung des CMOS-Transistors wird durch Anwenden einer Ladungsteilungstechnik gesteuert, die die Gewichtung der Zelle des synaptischen Kreuzschienen-Arrays unter Verwendung nichtüberlappender Impulse auf Steuerleitungen aktualisiert, die auf den Satz Zeilenleitungen und den Satz Spaltenleitungen ausgerichtet sind.

公开(公告)号：DE112017004156T5

公开(公告)日：2019-05-09

申请号：DE112017004156

申请日：2017-10-25

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  ISHII MASATOSHI

IPC: G06N3/04

Abstract: Eine Speicherzellenstruktur enthält eine Synapsenspeicherzelle mit mehreren Zellkomponenten, wobei jede der mehreren Zellkomponenten eine Einheitszelle enthält, mehrere Schreibleitungen, die zum Schreiben eines Synapsenzustands in die Synapsenspeicherzelle angeordnet sind, wobei jede der mehreren Schreibleitungen verwendet wird, um einen eines ersten Satz einer vorbestimmten Anzahl von Zuständen in eine entsprechende Zellkomponente zu schreiben, indem sie einen eines zweiten Satzes der vorbestimmten Anzahl von Zuständen in die Einheitszelle schreibt, die in der entsprechenden Zellkomponente enthalten ist, wobei der erste Satz von dem zweiten Satz und einer Anzahl der Einheitszellen abhängig ist, die in der entsprechenden Zellkomponente enthalten sind, und eine Leseleitung, die zum Lesen des Synapsenzustands aus der Synapsenspeicherzelle angeordnet ist, wobei die Leseleitung verwendet wird, um einen des ersten Satzes der vorbestimmten Anzahl von Zuständen aus allen der mehreren Zellkomponenten gleichzeitig zu lesen.

公开(公告)号：DE112023002938T5

公开(公告)日：2025-05-15

申请号：DE112023002938

申请日：2023-09-05

Applicant: IBM

Inventor： SENAPATI BISWANATH ,  MUNETOH SEIJI ,  LANZILLO NICHOLAS ANTHONY ,  CLEVENGER LAWRENCE A ,  BURR GEOFFREY ,  HOSOKAWA KOHJI

IPC: H10B63/10 ,  H01L21/768 ,  H01L23/52

Abstract: Eine IC-Speichereinheit enthält ein Substrat und ein Array von Speicherzellen auf dem Substrat. Jede Speicherzelle enthält wenigstens einen Speicherzellentransistor in einer Schicht der Einheit benachbart zu dem Substrat. In der gleichen Schicht enthält die Einheit ferner eine Mehrzahl von Nebenschlusstransistoren. Die Einheit enthält ferner eine vergrabene Metall-Signalschiene, die zwischen dem Array von Speicherzellen und der Mehrzahl von Nebenschlusstransistoren in einer vergrabenen Schicht angeordnet ist, die unter den Transistoren in dem Substrat eingebettet ist. Die Einheit enthält ferner Einzelschicht-Durchkontaktierungen, die in der gleichen Schicht wie die Transistoren angeordnet sind und die Speicherzellentransistoren durch die vergrabene Metall-Signalschiene elektrisch mit den Nebenschlusstransistoren verbinden.

公开(公告)号：AU2021216710A1

公开(公告)日：2022-06-23

申请号：AU2021216710

申请日：2021-02-03

Applicant: IBM

Inventor： YASUDA TAKEO ,  HOSOKAWA KOHJI ,  OKAZAWA JUNKA ,  IWASHINA AKIYO

IPC: G11C11/54 ,  G06N3/063 ,  G11C7/10

Abstract: A synapse memory system includes: synapse memory cells provided at cross points of axon lines and dendrite lines, each synapse memory cell including plural analog memory devices, each synapse memory cell being configured to store a weight value according to an output level of a write signal, the plural analog memory devices being combined to constitute each synapse memory cell; a write portion configured to write the weight value to each synapse memory cell and including a write driver and an output controller, the write driver being configured to output the write signal to each synapse memory cell, the output controller being configured to control the output level of the write signal of the write driver; and read drivers configured to read the weight value stored in the synapse memory cells.