公开(公告)号：WO2014172159A8

公开(公告)日：2014-11-13

申请号：PCT/US2014033477

申请日：2014-04-09

Applicant: IBM ,  ST MICROELECTRONICS INC ,  COMMISSARIAT ENERGIE ATOMIQUE

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  GRENOUILLET LAURENT ,  KHAKIFIROOZ ALI ,  LE TIEC YANNICK ,  LIU QING ,  VINET MAUD

IPC: H01L21/761 ,  H01L29/06

CPC classification number: H01L21/2253 ,  H01L21/761 ,  H01L21/7624 ,  H01L21/76243 ,  H01L21/76283 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/0684 ,  H01L29/66477 ,  H01L29/66772 ,  H01L29/78612 ,  H01L29/78648

Abstract: Methods for semiconductor fabrication include forming (304) a well in a semiconductor substrate. A pocket is formed (306) within the well, the pocket having an opposite doping polarity as the well to provide a p-n junction between the well and the pocket. Defects are created (310) at the p-n junction such that a leakage resistance of the p-n junction is decreased.

Abstract translation: 用于半导体制造的方法包括在半导体衬底中形成（304）阱。 在阱内形成口袋（306），该口袋具有与阱相反的掺杂极性，以在阱和口袋之间提供p-n结。 在p-n结处产生缺陷（310），使得p-n结的漏电阻降低。

公开(公告)号：WO2011037743A3

公开(公告)日：2011-07-07

申请号：PCT/US2010048039

申请日：2010-09-08

Applicant: IBM ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  DORIS BRUCE B ,  SHAHIDI GHAVAM

Inventor： CHENG KANGGUO ,  KHAKIFIROOZ ALI ,  DORIS BRUCE B ,  SHAHIDI GHAVAM

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/7848 ,  H01L21/2257 ,  H01L21/26586 ,  H01L29/165 ,  H01L29/41775 ,  H01L29/665 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

Abstract: A high-performance semiconductor structure and a method of fabricating such a structure are provided. The semiconductor structure includes at least one gate stack (18), e.g., FET, located on an upper surface (14) of a semiconductor substrate (12). The structure further includes a first epitaxy semiconductor material (34) that induces a strain upon a channel (40) of the at least one gate stack. The first epitaxy semiconductor material is located at a footprint of the at least one gate stack substantially within a pair of recessed regions (28) in the substrate which are present on opposite sides of the at least one gate stack. A diffused extension region (38) is located within an upper surface of said first epitaxy semiconductor material in each of the recessed regions. The structure further includes a second epitaxy semiconductor material (36) located on an upper surface of the diffused extension region. The second epitaxy semiconductor material has a higher dopant concentration than the first epitaxy semiconductor material.

Abstract translation: 提供了高性能半导体结构和制造这种结构的方法。 半导体结构包括位于半导体衬底（12）的上表面（14）上的至少一个栅叠层（18），例如FET。 该结构还包括在至少一个栅极堆叠的沟道（40）上引起应变的第一外延半导体材料（34）。 所述第一外延半导体材料位于所述至少一个栅极堆叠的基准面上，基本上位于所述衬底中的存在于所述至少一个栅极叠层的相对侧上的一对凹陷区域（28）内。 扩散延伸区域（38）位于每个凹陷区域中的所述第一外延半导体材料的上表面内。 该结构还包括位于扩散延伸区域的上表面上的第二外延半导体材料（36）。 第二外延半导体材料具有比第一外延半导体材料更高的掺杂剂浓度。

公开(公告)号：DE112012001220B4

公开(公告)日：2016-12-22

申请号：DE112012001220

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  HAENSCH WILFRIED E ,  HARAN BALASUBRAMANIAN S ,  CHENG KANGGUO ,  DORIS BRUCE B ,  KULKARNI PRANITA

IPC: H01L21/28 ,  H01L21/336 ,  H01L21/8244 ,  H01L27/11 ,  H01L29/78

Abstract: Halbleiterstruktur, die eine Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen aufweist, die parallele Seitenwände aufweisen und sich auf einem Halbleitersubstrat 8 befinden und ein konstantes Rastermaß in einer horizontalen Richtung senkrecht zu den parallelen Seitenwänden aufweisen, wobei: eine der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen (76, 80, 36, 38, 73) ein U-förmiges Gate-Dielektrikum 80 und einen metallischen Gate-Leiter-Elektroden-Anteil 76 beinhaltet, der ein metallisches Material aufweist; und eine weitere der Vielzahl von parallelen, ein leitfähiges Material beinhaltenden Strukturen eine Kontakt-Durchkontakt-Struktur 73 beinhaltet, die das metallische Material aufweist und mit einem von einem Source-Bereich und einem Drain-Bereich 34 eines Transistors leitfähig verbunden ist, der sich auf dem Halbleitersubstrat befindet; und ein Abstand zwischen einer Außenwand des U-förmigen Gate-Dielektrikums und einer Seitenwand der Kontakt-Durchkontakt-Struktur gleich dem konstanten Rastermaß ist.

公开(公告)号：GB2511247B

公开(公告)日：2015-02-18

申请号：GB201410067

申请日：2012-08-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  ADAM THOMAS N ,  KHAKIFIROOZ ALI ,  REZNICEK ALEXANDER

IPC: H01L29/94 ,  H01L21/84 ,  H01L27/12 ,  H01L29/861

公开(公告)号：GB2512008A

公开(公告)日：2014-09-17

申请号：GB201412524

申请日：2013-01-14

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  TULIPE DOUGLAS C LA JR

IPC: H01L29/66

Abstract: A device includes a semiconductor-on-insulator (SOI) substrate (110). A gate stack on the SOI substrate (110) includes a gate dielectric layer (185) and a gate conductor layer (190). Low-k spacers (175) are adjacent to the gate dielectric layer (185). Raised source/drain (RSD) regions (160) are adjacent to the low-k spacers (175). The low-k spacers (175) are embedded in an interlayer dielectric (ILD) layer (165) on the RSD regions (160).

公开(公告)号：DE112010004414T8

公开(公告)日：2013-03-14

申请号：DE112010004414

申请日：2010-11-02

Applicant: IBM

Inventor： NING HUNG TAK ,  CAI JIN ,  KHAKIFIROOZ ALI ,  DENNARD HEATH ROBERT ,  YAU JENG-BANG

IPC: H01L21/84 ,  H01L27/12

公开(公告)号：DE112016000183T5

公开(公告)日：2017-08-24

申请号：DE112016000183

申请日：2016-01-04

Applicant: IBM

Inventor： RIM KERN ,  REZNICEK ALEXANDER ,  LU DARSEN DUANE ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/8238 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Herstellen einer Halbleiter-Einheit beinhaltet ein Bereitstellen einer Struktur aus einem spannungsreichen Silicium auf einem Isolator (SSOI-Struktur), wobei die SSOI-Struktur eine auf einem Substrat (10) angeordnete dielektrische Schicht (20), eine auf der dielektrischen Schicht (20) angeordnete Silicium-Germanium-Schicht (30) sowie eine direkt auf der Silicium-Germanium-Schicht (30) angeordnete Schicht (40) aus einem spannungsreichen Halbleitermaterial aufweist, ein Bilden einer Mehrzahl von Rippen (43, 45) auf der SSOI-Struktur, ein Bilden einer Gate-Struktur (50) über einen Abschnitt von wenigstens einer Rippe in einem nFET-Bereich hinweg, ein Bilden einer Gate-Struktur (60) über einen Abschnitt von wenigstens einer Rippe in einem pFET-Bereich hinweg, ein Entfernen der Gate-Struktur (60) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, ein Entfernen der Silicium-Germanium-Schicht (30), die durch das Entfernen freigelegt wurde, sowie ein Bilden einer neuen Gate-Struktur (90) über den Abschnitt der wenigstens einen Rippe in dem pFET-Bereich hinweg, so dass die neue Gate-Struktur (90) den Abschnitt auf allen vier Seiten umgibt.

公开(公告)号：SG10201405677QA

公开(公告)日：2015-05-28

申请号：SG10201405677Q

申请日：2014-09-12

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KHAKIFIROOZ ALI

Abstract: A device includes first and second fins defined in a semiconductor substrate and a raised isolation post structure positioned between the first and second fins, wherein an upper surface of the raised isolation post structure is at a level that is approximately equal to or greater than a level corresponding to an upper surface of each of the first and second fins. A first space is defined by a sidewall of the first fin and a first sidewall of the raised isolation post structure, a second space is defined by a sidewall of the second fin and a second sidewall of the raised isolation post structure, and a gate structure is positioned around a portion of each of the first and second fins and around a portion of the raised isolation post structure, wherein at least portions of the gate structure are positioned in the first and second spaces.

公开(公告)号：DE112012005166T5

公开(公告)日：2014-08-28

申请号：DE112012005166

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE B ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L27/06 ,  H01L29/78 ,  H01L29/93

Abstract: Ein ETSOI-Transistor und ein Kondensator werden in einer Transistor- bzw. einer Kondensatorzone durch Ätzen durch eine ETSOI-Schicht und eine dünne BOX-Schicht in einem Ersatz-Gate-HK/MG-Ablauf gebildet. Die Bildung des Kondensators ist mit einem ETSOI-Ersatz-Gate-CMOS-Ablauf kompatibel. Eine Kondensatorelektrode mit niedrigem Widerstand macht es möglich, einen Kondensator oder Varaktor hoher Qualität zu erhalten. Das Fehlen einer Topographie während des Strukturierens des Platzhalter-Gates wird durch Lithographie in Kombination mit einem geeigneten Ätzen ermöglicht.

公开(公告)号：GB2510544A

公开(公告)日：2014-08-06

申请号：GB201410069

申请日：2012-09-13

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  SHAHIDI GHAVAM

IPC: H01L29/94 ,  H01L27/12

Abstract: An ETSOI transistor and a capacitor are formed respectively in a transistor and capacitor region thereof by etching through an ETSOI and thin BOX layers in a replacement gate HK/MG flow. The capacitor formation is compatible with an ETSOI replacement gate CMOS flow. A low resistance capacitor electrode makes it possible to obtain a high quality capacitor or varactor. The lack of topography during dummy gate patterning are achieved by lithography in combination accompanied with appropriate etch.