公开(公告)号：DE10116639B4

公开(公告)日：2006-01-26

申请号：DE10116639

申请日：2001-04-04

Applicant: IBM

Inventor： LEENSTRA JENS ,  PILLE JUERGEN ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G06F9/38 ,  G11C8/16 ,  G11C11/417

公开(公告)号：DE10118065A1

公开(公告)日：2001-10-25

申请号：DE10118065

申请日：2001-04-11

Applicant: IBM

Inventor： HALLER WILHELM E ,  LEENSTRA JENS ,  SAUTTER ROLF ,  WENDEL DIETER ,  WERNICKE FRIEDRICH-CHRISTIAN

IPC: G06F9/38 ,  G06F12/08

Abstract: The entry of data into a buffer memory (10) is made using three sets of status information (20,22,24) that are specific to processes. The status information is evaluated by combinational logic, an input pointer and an output pointer

公开(公告)号：GB2529221A

公开(公告)日：2016-02-17

申请号：GB201414424

申请日：2014-08-14

Applicant: IBM

Inventor： SAUTTER ROLF ,  SAPP GORDON B ,  DARLA ANANTHNAG R ,  PATAVARDHAN PRAVEEN

IPC: G11C15/04 ,  G06F17/30 ,  G11C11/418 ,  G11C11/419

Abstract: Content addressable memory cell, (CAM) comprising a first memory cell 108, a first compare circuitry 109, and a first logic circuitry 111, the first logic circuitry comprising a first n-type field effect transistor (n-FET) T16, a first p-type field effect transistor (p-FET) T15, and a first input terminal 128). The first compare circuitry is communicatively coupled to the first memory cell 108 via a first communicative coupling 106, 107 enabling transmitting first data stored in the first memory cell to the first compare circuitry 109, wherein the first input terminal128 is communicatively coupled via a second communicative coupling 110 to the first compare logic 109, wherein a gate of the first n-FET T16 and a gate of the first p-FET T15 are galvanically coupled to the first input terminal. Galvanic coupling includes wiring elements made of heavily/degenerately doped semiconductor, metals, or metal nitrides. Communicative coupling includes galvanic couplings as well as transistors, logical gates, or functional digital blocks, between terminals. Claims are also made to a method of operation, and to implementation of the circuit on a semiconductor wafer. Claims are also made to a Hardware Description Language description for the circuits. Other embodiments include two or three separate CAM circuits co-joined by logic circuits (see 118, 111 figures 9 -11), the CAM circuits also preferably using data masking. Dynamic or clocked logic gates may also be employed.

公开(公告)号：GB2510305B

公开(公告)日：2014-12-24

申请号：GB201408989

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  PAYER STEFAN ,  SALZ PHILIPP

IPC: G11C7/12 ,  G11C7/18 ,  G11C11/412 ,  G11C11/413 ,  G11C11/419

Abstract: A memory array is provided that comprises a plurality of global bit lines such that each bit line is coupled to a plurality of memory cells. The memory array further comprises a plurality of precharge logic such that each precharge logic is coupled to an associated global bit line in the plurality of global bit lines. Identification logic in the memory array is coupled to the plurality of precharge logic. The identification logic provides a precharge enable signal to a subset of the plurality of precharge logic on each clock cycle such that the subset of precharge logic precharges its associated subset of global bit lines to a voltage level of a voltage source, thereby reducing the power consumption of the memory array.

公开(公告)号：DE112019004223T5

公开(公告)日：2021-05-20

申请号：DE112019004223

申请日：2019-10-22

Applicant: IBM

Inventor： PILLE JUERGEN ,  FRISCH ALBERT ,  WERNER TOBIAS ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: H01L27/092 ,  H01L21/8238 ,  H01L21/8239 ,  H01L27/06 ,  H01L27/11

Abstract: Eine Ausführungsform kann eine mikroelektronische Einheit enthalten. Die mikroelektronische Einheit kann ein erstes Paar Transistoren enthalten, die vertikal gestapelt und in Reihe geschaltet sind. Beide Transistoren des ersten Paars Transistoren sind vom selben Typ. Die mikroelektronische Einheit kann ein zweites Paar Transistoren enthalten, die parallel geschaltet sind. Das zweite Paar Transistoren ist von einem anderen Typ als das erste Paar Transistoren. Das erste Paar Transistoren und das zweite Paar Transistoren sind im Wesentlichen senkrecht zu der Mehrzahl Schichten angeordnet.

公开(公告)号：GB2529862A

公开(公告)日：2016-03-09

申请号：GB201415669

申请日：2014-09-04

Applicant: IBM

Inventor： SAUTTER ROLF ,  FRITSCH ALEXANDER ,  KUGEL MICHAEL ,  HELLNER GERHARD

IPC: G11C11/419 ,  G11C7/06 ,  G11C7/08 ,  G11C11/413 ,  G11C15/04

Abstract: Electronic circuit comprising a current sense amplifier 103 and static memory cells 115. The current sense amplifier comprises a reference current input terminal 109, a sense current input terminal 108, and an output terminal 106, the static memory cells being coupled in parallel each via a respective associated n-FET stack 116 (i.e n-type MOSFET devices connected in series) to the sense current input terminal, the reference current input terminal being coupled to ground via two reference n-FET stacks 127 connected in series, the amplifier being configured to: generate a first logical value at the output terminal, in response to a reference current of the reference current input being higher than a sense current of the sense current input terminal, and generate a second logical value at the output terminal, in response to a reference current of the reference current input terminal being lower than a sense current of the sense current input terminal. A voltage generator 129 (or Vdd supply) may be coupled to the gate terminals of n-FET stacks to form a current source (current sink). Preferably each of the static memory cells comprises a data output coupled to a gate of at least one transistor in the n-FET stack. The current in the reference n-FET stacks should be less than the grounding current in the sense n-FET stack, ideally one half the value of the sense side grounding current for optimum detection. In one embodiment (figure 7) the static memory cells are configured in pairs to form Ternary Content Addressable Memories (TCAM), whereby the TCAM word lines (118A,B, figure 7) connect to a gate of the N-FET sense stacks, allowing the memory cells access to the current sense input 108. The reference current source in this embodiment utilises four n-FET stacks. The current sense amplifier (figure 1) may comprise a current latched sense amplifier (CLSA) having NAND gates connected to each output of a cross coupled inverter pair enabled by a control input signal (125, figure 1) and a transmission gate connecting the two inverter output nodes, enabled also by the control signal (125).

公开(公告)号：DE112012005060B4

公开(公告)日：2016-01-21

申请号：DE112012005060

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  SALZ PHILIPP ,  PAYER STEFAN

IPC: G11C7/12 ,  G11C11/417

Abstract: Ein Speicher-Array, das aufweist: eine Vielzahl von globalen Bitleitungen, wobei jede Bitleitung mit einer Vielzahl von Speicherzellen verbunden ist; eine Vielzahl von Vorlade-Logikschaltungen, wobei jede Vorlade-Logikschaltung mit einer zugehörigen globalen Bitleitung aus der Vielzahl von globalen Bitleitungen verbunden ist; eine Identifizierungs-Logikschaltung, die mit der Vielzahl von Vorlade-Logikschaltungen verbunden ist, wobei die Identifizierungs-Logikschaltung ein Vorlade-Freigabesignal bereitstellt, das ermöglicht, dass eine Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen ihre zugehörige Teilmenge aus der Vielzahl von globalen Bitleitungen auf einen Spannungspegel einer Spannungsquelle vorlädt und wobei die Identifizierungs-Logikschaltung das Vorlade-Freigabesignal zu der Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen bei jedem Taktzyklus sendet, wodurch sich der Energieverbrauch des Speicher-Array verringert; ein NAND-Gatter zwischen der Identifizierungs-Logikschaltung und jeder aus der Vielzahl von Vorlade-Logikschaltungen, wobei ein erster Eingang des NAND-Gatters über einen ersten Zwischenspeicher (latching mechanism) mit der Identifizierungs-Logikschaltung verbunden ist, ein zweiter Eingang des NAND-Gatters mit einem lokalen Taktsignal verbunden ist und ein Ausgang des NAND-Gatters mit jeder Vorlade-Logikschaltung verbunden ist, wobei der erste Zwischenspeicher, wenn er bei der Identifizierungs-Logikschaltung aktiviert ist, das Vorlade-Freigabesignal an das NAND-Gatter bereitstellt, wobei der erste Zwischenspeicher eine Vorlade-Unterdrückung für die Vielzahl der Speicherzellen bereitstellt; und ein NOR-Gatter, das zwischen jede globale Bitleitung ...

公开(公告)号：DE112012005060T5

公开(公告)日：2014-08-28

申请号：DE112012005060

申请日：2012-12-07

Applicant: IBM

Inventor： DENGLER OSAMA ,  SAUTTER ROLF ,  SALZ PHILIPP ,  PAYER STEFAN

IPC: G11C7/12 ,  G11C11/413

Abstract: Ein Speicher-Array wird bereitgestellt, das eine Vielzahl von globalen Bitleitungen aufweist, so dass jede Bitleitung mit einer Vielzahl von Speicherzellen verbunden ist. Das Speicher-Array weist ferner eine Vielzahl von Vorlade-Logikschaltungen auf, so dass jede Vorlade-Logikschaltung mit einer zugehörigen globalen Bitleitung aus der Vielzahl von globalen Bitleitungen verbunden ist. Eine Identifizierungs-Logikschaltung in dem Speicher-Array ist mit der Vielzahl von Vorlade-Logikschaltungen verbunden. Die Identifizierungs-Logikschaltung stellt ein Vorlade-Freigabesignal an eine Teilmenge aus der Vielzahl von Vorlade-Logikschaltungen in jedem Taktzyklus bereit, so dass die Teilmenge von Vorlade-Logikschaltungen ihre zugehörige Teilmenge von globalen Bitleitungen auf einen Spannungspegel einer Spannungsquelle vorlädt, wodurch sich der Energieverbrauch des Speicher-Array vermindert.

公开(公告)号：DE10225862A1

公开(公告)日：2003-01-30

申请号：DE10225862

申请日：2002-06-11

Applicant: IBM DEUTSCHLAND

Inventor： HALLER WILHELM E ,  SAUTTER ROLF ,  WENDEL DIETER ,  WETTER HOLGER

IPC: G06F7/506 ,  G06F7/507 ,  G06F9/30

Abstract: Method for generating a transfer signal (cy) from a transfer network (2) that is for adding two bit groups together (A, B) in an adder circuit, whereby the transfer network is implemented as a static hardware circuit. The circuit is based on a redundant logic circuit comprised solely of NAND gates (AI) and inverters (I). A further transfer path does not have inverters.

公开(公告)号：DE112016003137B4

公开(公告)日：2025-01-30

申请号：DE112016003137

申请日：2016-07-29

Applicant: IBM

Inventor： FRITSCH ALEXANDER ,  ROZENFELD AMIRA ,  SAUTTER ROLF ,  WENDEL DIETER

IPC: G11C7/12

Abstract: Speicherzellenanordnung aus Static-Random-Access-Memory- (SRAM-) Zellen, die aufweist:eine oder mehrere Gruppen mit SRAM-Zellen (106),wobei jede der einen oder mehreren Gruppen mit SRAM-Zellen (106) zwei oder mehr SRAM-Zellen (106) enthält, die durch wenigstens eine gemeinsame lokale Bitleitung (108) mit einem Eingang eines lokalen Leseverstärkers (104) verbunden sind, undwobei Ausgänge der lokalen Leseverstärker (104) mit einer gemeinsam genutzten globalen Bitleitung (102) verbunden sind, wobei die gemeinsam genutzte globale Bitleitung (102) mit einer Vorladeschaltung verbunden ist, die zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) vor dem Lesen von Daten mit einer programmierbaren Vorladespannung eingerichtet ist, wobei die Vorladeschaltung eine Begrenzerschaltung enthält, die aufweist:eine Vorlade-Reglerschaltung (202), die mit der gemeinsam genutzten globalen Bitleitung (102) zum Vorladen der gemeinsam genutzten globalen Bitleitung (102) mit der programmierbaren Vorladespannung verbunden ist; undeine Bewertungs- und Übersetzungsschaltung (204), die mit der Vorlade-Reglerschaltung (202) und der gemeinsam genutzten globalen Bitleitung (102) zum Kompensieren von Leckstrom der gemeinsam genutzten globalen Bitleitung (102), ohne einen Spannungswert der Bitleitung zu ändern, wobei die Vorlade-Reglerschaltung (202) aufweist:einen ersten p-FET (P1), dessen Source-Anschluss mit einer Versorgungsspannung (110) und dessen Drain-Anschluss mit einem ersten Anschluss eines Vorladeschalters (206) verbunden sind, dessen zweiter Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) verbunden ist; undeinen ersten n-FET (N1), dessen Source-Anschluss mit dem ersten Anschluss des Vorladeschalters (206) verbunden ist, wobei ein Drain-Anschluss des ersten n-FET (N1) mit einem Gate-Anschluss des ersten p-FET (P1) sowie mit einem ersten Anschluss eines ersten programmierbaren Widerstands (208) verbunden ist, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des ersten n-FET (N1) mit einem Signal Referenzspannung (Vref) verbunden ist,wobei die Bewertungs- und Übersetzungsschaltung (204) aufweist:einen zweiten n-FET (N2), dessen Source-Anschluss mit der gemeinsam genutzten globalen Bitleitung (102) und dessen Drain-Anschluss mit einem ersten Anschluss eines zweiten programmierbaren Widerstands (210) verbunden sind, dessen zweiter Anschluss mit der Versorgungsspannung (110) verbunden ist,wobei ein Gate-Anschluss des zweiten n-FET (N2) mit dem Signal Vref verbunden ist, undwobei ein Ausgabeanschluss (212) einer globalen Bitleitung (102) mit dem Drain-Anschluss des zweiten n-FET (N2) verbunden ist.