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公开(公告)号：KR1020000026816A
公开(公告)日：2000-05-15
申请号：KR1019980044520
申请日：1998-10-23
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: PURPOSE: A method for manufacturing a power element having a trench type gate electrode is provided to prevent concentration of an electric field on edges of a trench gate electrode, by forming a thick oxide layer on the edges through making the edges gentle, to increase breakdown voltage of a power element, and to reduce leakage current of the power element. CONSTITUTION: A method for manufacturing a power element having a trench type gate electrode comprises the steps of: forming an insulator layer on a substrate; forming a sensitive film pattern on the insulator layer, and forming a first insulator layer pattern exposing the substrate by etching the insulator layer to make the sensitive film pattern into an etching mask; forming a first trench by etching the substrate; forming a second insulator layer pattern exposing the substrate in wider width than the first insulator layer pattern, by wet-etching side walls of the first insulator layer pattern; eliminating the sensitive film pattern; forming a main trench(27) by dry-etching the substrate of a lower part of the first trench, to make the second insulator layer pattern into an etching mask, and forming a parasitic trench in the substrate neighboring to an entrance of the main trench; removing the second insulator layer pattern; forming a thick gate oxide layer(29) on the parasitic trench, when forming the gate oxide layer on a surface of the main trench by performing a heat oxide process; burying a conductive layer composing a gate electrode in the trench; and forming a source and a drain(33,34) in the substrate neighboring to the trench.
Abstract translation: 目的：提供一种制造具有沟槽型栅电极的功率元件的方法，以通过使边缘平缓地在边缘上形成厚的氧化物层来缓和，从而防止沟槽栅电极边缘上的电场集中，从而增加击穿 功率元件的电压，并且减小功率元件的泄漏电流。 构成：用于制造具有沟槽型栅电极的功率元件的方法包括以下步骤：在衬底上形成绝缘体层; 在所述绝缘体层上形成敏感膜图案，并且通过蚀刻所述绝缘体层形成暴露所述衬底的第一绝缘体层图案，以使所述敏感膜图案成为蚀刻掩模; 通过蚀刻所述衬底形成第一沟槽; 通过湿蚀刻所述第一绝缘体层图案的侧壁形成第二绝缘体层图案，所述第二绝缘体层图案使所述基板暴露于宽于所述第一绝缘体层图案的宽度; 消除敏感的胶片图案; 通过干法蚀刻第一沟槽的下部的衬底来形成主沟槽（27），以使第二绝缘体层图案成为蚀刻掩模，并且在衬底的与主沟槽的入口相邻的方式形成寄生沟槽 ; 去除第二绝缘体层图案; 在所述主沟槽的表面上通过进行热氧化工艺形成所述栅极氧化层时，在所述寄生沟槽上形成厚栅极氧化物层（29） 在沟槽中埋设构成栅电极的导电层; 以及在与所述沟槽相邻的衬底中形成源极和漏极（33,34）。
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公开(公告)号：KR1020000021964A
公开(公告)日：2000-04-25
申请号：KR1019980041256
申请日：1998-09-30
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: PURPOSE: A method of manufacturing a power device of a trench double diffused metal oxide(TDMOS) semiconductor is provided to increase the breakdown voltage and reduce the leakage current of the power device by forming a thick oxidation layer in the vicinity of the top and bottom of the trench gate. CONSTITUTION: A method of manufacturing a power device of a trench double diffused metal oxide(TDMOS) semiconductor comprises the steps of: forming a trench after etching an oxidation layer, a nitride layer and an oxidation layer on a substrate, and growing a second nitride layer; growing a first thick oxidation layer on the bottom of the trench by using reactive ion etching; growing a second thick oxidation layer after filling up the inside of the trench with a photoresist layer; eliminating the second thick oxidation layer after evaporating a polysilicon layer, and etching a first nitride layer; and forming a side wall space after eliminating the first nitride layer, and forming a metal electrode.
Abstract translation: 目的：提供一种制造沟槽双重扩散金属氧化物（TDMOS）半导体的功率器件的方法，以通过在顶部和底部附近形成厚的氧化层来增加击穿电压并降低功率器件的漏电流 的沟槽门。 构成：制造沟槽双重扩散金属氧化物（TDMOS）半导体的功率器件的方法包括以下步骤：在蚀刻氧化层，氮化物层和氧化层之后，在衬底上形成沟槽，并且生长第二氮化物 层; 通过使用反应离子蚀刻在沟槽的底部生长第一厚氧化层; 在用光致抗蚀剂层填充沟槽内部后生长第二厚氧化层; 在蒸发多晶硅层之后消除第二厚氧化层，并蚀刻第一氮化物层; 以及在消除第一氮化物层之后形成侧壁空间，并形成金属电极。
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公开(公告)号：KR1019990050418A
公开(公告)日：1999-07-05
申请号：KR1019970069537
申请日：1997-12-17
Applicant: 한국전자통신연구원
IPC: H01L29/78
Abstract: 본 발명은 게이트 영역과 소오스 영역으로부터 표류영역(drift region)의 일부분까지 각각 확장되는 이중 필드판(double field plate)구조를 갖는 LDMOS(Lateral Double Diffused MOS)형 전력소자를 제공한다. 이중 필드판 구조의 전력소자는 소자 동작시, 소오스 필드판 및 게이트 필드판 아래에 있는 표류영역에서의 공핍층 (depletion width)은 드레인 전압, 소오스 및 게이트 필드판간의 층간 절연막, 게이트 절연막 두께 및 게이트 전압등에 따라 변화하며, 표류영역의 중앙 또는 가장자리 부분에서의 공핍층이 더욱 커짐으로서 종래의 전력소자보다 항복전압 및 on-저항 특성이 동시에 개선되며, 특히 본 발명의 이중 필드판 구조의 전력소자는 인가된 게이트 전압에 의해 표류영역 중앙에서의 공핍층이 감소하여 결과적으로 캐리어가 통과할 수 있는 면적이 증가되므로 on-저항은 더욱 낮아지고. 또한 표류영역 가장자리에서의 공핍층이 증가되어 RESURF(reduced surface field)효과를 촉진시켜 높은 항복전압이 유지된다. 따라서 본 발명의 이중 필드판 구조의 전력 소자는 종래의 소오스 필드판 구조의 전력소자 및 게이트 필드판 구조의 전력소자들의 특성을 보완하여 항복전압 및 on-저항 특성을 동시에 개선시킬수 있는 장점을 가지고 있다.
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公开(公告)号：KR100199032B1
公开(公告)日：1999-07-01
申请号：KR1019960053461
申请日：1996-11-12
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 MOS 전력소자의 제조 방법에 관한 것으로서, 종래 높은 항복전압을 갖는 고전압 전력소자에서 문제점으로 지적되는 채널과 드리프트 영역의 높은 on-저항값을 감소시킬 수 있는 전력소자의 제조 방법을 제시하였는데 그 방법은 드리프트 영역 위의 필드산화막의 일부를 제거함으로써 다른 어떠한 공정에 의한 것보다도 채널과 드레인 영역 사이의 거리를 짧게 하고 드리프트 영역에 드레인 접점 면적을 크게 할 수 있어서 on-저항값을 향상시킬 수 있고 또한 드리프트 영역 위의 필드산화막의 일부를 제거함에 따라 드리프트 영역 표면에 얇은 P-층을 형성시켜 소오스와 연결시킨 이중표면전장감소(RESURF) 원리를 이용하여 on-저항값을 개선할 수 있으며 더우기 P-층 위에 필드산화막이 제거된 후 단지 층간절연막이 증착되므로 P-층 위의 접점 공정� �� 다른 접점 공정과 일치하게 된다.
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公开(公告)号：KR1019980035184A
公开(公告)日：1998-08-05
申请号：KR1019960053461
申请日：1996-11-12
Applicant: 한국전자통신연구원
IPC: H01L29/739
Abstract: 본 발명은 MOS 전력소자의 제조방법에 관한 것으로서, 종래 높은 항복전압을 갖는 고전압 전력소자에서 문제점으로 지적되는 채널과 드리프트 영역의 높은 on-저항값을 감소시킬 수 있는 전력소자의 제조방법을 제시하였는데 그 방법은 드리프트 영역 위의 필드산화막의 일부를 제거함으로써 다른 어떠한 공정에 의한 것보다도 채널과 드레인영역 사이의 거리를 짧게 하고 드리프트영역에 드레인 접점 면적을 크게 할 수 있어서 on-저항값을 향상시킬 수 있고 또한 드리프트영역 위에 필드산화막의 일부를 제거함에 따라 드리프트영역 표면에 얇은 P-층을 쉽게 형성시켜 소오스와 연결시킨 이중 표면전장감소(RESURF) 원리를 이용하여 on-저항값을 개선할 수 있으며 더우기 P-층 위에 필드산화막이 제거된 후 단지 층간절연막이 증착되므로 P-층 위의 접점 공� �이 다른 접점 공정과 일치하게 된다.
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Patent Agency Ranking
公开(公告)号：KR101774757B1
公开(公告)日：2017-09-07
申请号：KR1020110104493
申请日：2011-10-13
Applicant: 한국전자통신연구원
CPC classification number: G01N27/18 , B82Y15/00 , G01N27/126 , G01N27/127
Abstract: 본발명은가스센서, 그의제조및 사용방법에관한것으로서, 히터상부에감지물질을형성하는단계; 상기감지물질에봉지재를코팅하는단계; 및가스센서의동작시상기히터를가열하여상기감지물질로부터상기봉지재를제거하는단계를포함한다.
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公开(公告)号：KR101773954B1
公开(公告)日：2017-09-05
申请号：KR1020110098298
申请日：2011-09-28
Applicant: 한국전자통신연구원
IPC: G01N27/407
CPC classification number: G01N27/18 , G01N33/004
Abstract: 본발명은 MEMS형전기화학식가스센서에관한것으로서, 하부중앙영역이일정두께만큼식각되어있는기판; 상기기판상부에형성되는제1 절연막; 상기제1 절연막상부에형성되는발열저항체; 상기발열저항체상부에형성되는제2 절연막; 상기제2 절연막상부중앙영역에형성되는기준전극; 상기기준전극상부에형성되는고체전해질; 및상기고체전해질상부에형성되는감지전극을포함한다.
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公开(公告)号：KR101764226B1
公开(公告)日：2017-08-04
申请号：KR1020120094819
申请日：2012-08-29
Applicant: 한국전자통신연구원
CPC classification number: B81B3/0018 , B81B3/0072 , B81B2201/0257 , B81C1/00158 , B81C1/00182 , H04R19/005 , H04R19/04 , H04R31/006
Abstract: 본발명은더욱상세하게고정핀에의해하부전극을기판에고정하여외부음압이입력될때 하부전극의상하운동으로인한비선형성분을제거하기위한멤스음향센서및 그제조방법에관한것으로, 기판의일부에고정홈을형성한후, 고정홈에고정핀을형성하고, 고정핀에의해고정전극이기판에고정되도록함으로써, 음압입력시에원하지않는고정전극의상하운동을제거하여주파수응답특성을향상시키는특징을가지며, 공정중에발생할수 있는고정전극의열적변형을억제하여공정의수율을향상시키는효과가있다.
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公开(公告)号：KR101598927B1
公开(公告)日：2016-03-02
申请号：KR1020160008298
申请日：2016-01-22
Applicant: 한국전자통신연구원
IPC: H04R17/00 , B06B1/06 , H01L41/083
Abstract: 본발명은압전스피커에관한것으로서, 전기신호를진동으로변환하여음향을출력하는압전층; 상기압전층의상부또는하부에형성되어, 상기압전층에전기신호를인가하는전극; 제1 음향진동판및 제2 음향진동판을포함하는이종물질로구성되고, 상기전극이형성된압전층의하부에부착되는음향진동판; 및상기음향진동판의측면을둘러싸는형태로부착되는프레임을포함한다.
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公开(公告)号：KR1020160015348A
公开(公告)日：2016-02-12
申请号：KR1020160008298
申请日：2016-01-22
Applicant: 한국전자통신연구원
IPC: H04R17/00 , B06B1/06 , H01L41/083
Abstract: 본발명은압전스피커에관한것으로서, 전기신호를진동으로변환하여음향을출력하는압전층; 상기압전층의상부또는하부에형성되어, 상기압전층에전기신호를인가하는전극; 제1 음향진동판및 제2 음향진동판을포함하는이종물질로구성되고, 상기전극이형성된압전층의하부에부착되는음향진동판; 및상기음향진동판의측면을둘러싸는형태로부착되는프레임을포함한다.
Abstract translation: 压电扬声器技术领域本发明涉及一种压电扬声器，包括：压电层，用于通过将电信号转换成振动来输出声音; 形成在所述压电层的上部或下部的电极，并将所述电信号施加到所述压电体层; 由包括第一和第二声振动板的异种材料构成的声振动板，并且附接到其中形成有电极的压电层的下部; 以及围绕声振动板的侧表面的框架。
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