公开(公告)号：KR1020030013580A

公开(公告)日：2003-02-15

申请号：KR1020010047655

申请日：2001-08-08

Applicant: 한국전자통신연구원

Inventor： 남은수 ,  임종원 ,  박민 ,  김해천

IPC: H01L31/12

Abstract: PURPOSE: A photodetector is provided to minimize a tunneling leakage current and improve the capability of a light receiving chip in which the photodetector and a hetero-junction bipolar transistor are integrated into a single chip, by smoothly transferring the charges generated in a light absorbing layer. CONSTITUTION: The first conductive layer of the first conductivity type is formed in a predetermined region on a substrate(40). A light absorbing layer(43) is stacked on the first conductive layer. The second conductive layer of the second conductivity type is stacked on the light absorbing layer. The third conductive layer are formed between the first conductive layer and the light absorbing layer and between the light absorbing layer and the second conductive layer, decreasing a lattice match and a potential energy band difference between the two stack layers to make photoelectrons flow smoothly.

Abstract translation: 目的：提供一种光电检测器，以最小化隧道泄漏电流，并通过平滑地转移在光吸收层中产生的电荷，提高光接收芯片和异质结双极晶体管集成到单个芯片中的光接收芯片的能力 。 构成：第一导电类型的第一导电层形成在衬底（40）上的预定区域中。 光吸收层（43）层叠在第一导电层上。 第二导电类型的第二导电层堆叠在光吸收层上。 第三导电层形成在第一导电层和光吸收层之间，并且在光吸收层和第二导电层之间，减小了两个堆叠层之间的晶格匹配和势能带差，使得光电子流畅地流动。

公开(公告)号：KR100311740B1

公开(公告)日：2001-10-12

申请号：KR1019990054279

申请日：1999-12-01

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  양전욱 ,  곽명현 ,  문재경 ,  임종원 ,  이재진

IPC: H01L21/306

Abstract: 본발명은 III족질화물(Group III-nitrides)의식각방법에있어서기존의방법으로식각되지않는 p-형의기판을식각할수 있도록하고식각의효율을개선한에너지대구부러짐을이용한반도체의광전화학적식각방법에관한것이다. 본발명은 III족질화물의기판에저항성접촉을형성한뒤 역바어스전압을인가하여식각용액과접촉된반도체기판표면에홀(hole)의전위우물을형성하여파장이짧은빛의조사에의해생성된홀이기판의표면에축적되도록하므로써기판의산화에기여하도록하여식각효율을높인다. 따라서본 발명은 p-GaN 의식각을가능하게할 뿐아니라 n-GaN 의식각율을높일수 있으며, 역바이어스전압을변화시킴으로써식각속도를조절할수 있다.

公开(公告)号：KR1020010048979A

公开(公告)日：2001-06-15

申请号：KR1019990053886

申请日：1999-11-30

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  김해천 ,  곽명현 ,  이재진 ,  임종원

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing a field effect transistor is provided to efficiently radiate a lot of quantity of heat generated in a channel layer, and to reduce parasitic inductance by a bonding wire. CONSTITUTION: A channel layer is formed on a semiconductor substrate. A source electrode, a drain electrode and a gate electrode are formed on the channel layer. An insulating layer is formed on the channel layer, the source electrode, the drain electrode and the gate electrode. A bump composed of a conductive material is formed on the source electrode so that a part of the bump is buried in the insulating layer and the rest of the bump is protruded from the insulating layer.

Abstract translation: 目的：提供一种用于制造场效应晶体管的方法，以有效地辐射在沟道层中产生的大量热量，并且通过接合线来减少寄生电感。 构成：在半导体衬底上形成沟道层。 在沟道层上形成源电极，漏电极和栅电极。 在沟道层，源电极，漏电极和栅电极上形成绝缘层。 在源电极上形成由导电材料构成的凸块，使得凸块的一部分埋在绝缘层中，其余的凸块从绝缘层突出。

公开(公告)号：KR100233830B1

公开(公告)日：1999-12-01

申请号：KR1019960035937

申请日：1996-08-28

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  김해천 ,  맹성재 ,  이재진

IPC: H01L29/778

Abstract: 본 발명은 E-MESFET와 D-MESFET 제조용 기판 구조 및 제조방법과 이를 이용한 E-MESFET와 D-MESFET의 구조 및 제조방법에 관한 것으로, 기판과 활성층 사이에 장벽층, 고농도로 도핑된 얇은 제2활성층과 저농도로 도핑된 두꺼운 제1활성층을 형성하고, 표면 캡층을 형성함으로써 기판 누설 전류를 감소시켜 출력 전력과 효율을 향상시키고, 항복 전압의 향상 및 선형성이 우수하고 낮은 상호 변조 왜곡 특성 등의 효과를 얻을 수 있으며, 이 기판을 이용하여 E-MESFET와 D-MESFET를 제작하고 T-형 게이트를 형성하여 잡음 특성을 개선할 수 있는 E-MESFET와 D-MESFET 기판 구조 및 제조방법과 이를 이용한 E-MESFET와 D-MESFET의 구조 및 제조방법이 개시된다.

公开(公告)号：KR100160594B1

公开(公告)日：1999-02-01

申请号：KR1019950009258

申请日：1995-04-19

Applicant: 한국전자통신연구원

Inventor： 문재경 ,  이종람 ,  김해천

IPC: H01L21/338 ,  H01L29/812

Abstract: 본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 금속-반도체 전계효과 트랜지스터(MESFET:metal-semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:high electron mobility transistor) 또는 이종접합 바이폴라 트랜지스터(HBT:hetero- junction bipolar transistor) 등과 같은 갈륨비소 화합물 반도체 소자에 있어서, 금속과 반도체 사이의 결합특성을 개선하여 게이트 전극의 누설전류를 자동으로 감소시키도록 하는 반도체 소자의 게이트 전극 형성방법에 관한 것으로서, 게이트 전극으로 사용되는 금속층을 형성하는 공정전에 웨이퍼의 표면을 황화암모늄[(NH
4 )
2 S
x ] 용액으로 유황처리하여 표면 상태 밀도를 낮추고, 페르미 준위 고정현상을 제거하는 공정을 포함하여, 상기 유황처리 공정에 의해 웨이퍼의 표면상태밀도가 낮아지고, 이에 따른 쇼� ��키 장벽높이가 의도하는 만큼 얻어질 수 있다.

公开(公告)号：KR1019980079053A

公开(公告)日：1998-11-25

申请号：KR1019970016711

申请日：1997-04-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 문재경 ,  김해천 ,  이재진

IPC: H01L21/302

Abstract: 본 발명은 반도체 소자의 제조 공정에 사용되는 웨이퍼의 습식 식각용 홀더에 관한 것이다.
습식 식각용 홀더는 반도체 웨이퍼의 습식 식각공정에서 식각용액에 반도체 웨이퍼를 위치시키는데 사용되는 것으로, 종래의 습식 식각용 홀더는 상하위치에 따라 농도차가 있는 식각용액내에 반도체 웨이퍼를 수직으로 세워 위치하게 함으로써 반도체 웨이퍼의 상하위치별로 식각 속도의 차이가 생겨 웨이퍼 전체의 전기적 특성 균일도를 떨어뜨리는 문제점이 있었다.
이에 본 발명은 반도체 웨이퍼를 식각용액내에 수평방향으로 위치하게 하는 수평장착수단을 구비한 반도체 식각용 홀더를 안출하여 식각액의 상하위치에 따른 농도차이의 영향을 줄여 웨이퍼 공정 재현성과 특성 균일도 및 생산 수율 향상 효과를 얻을 수 있으며, 반도체 소자 제작 공정에 있어서 공정개선 및 원가 절감에 기여할 수 있게 하였다.

公开(公告)号：KR1019980045886A

公开(公告)日：1998-09-15

申请号：KR1019960064131

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 김충환 ,  문재경 ,  김해천 ,  이재진 ,  편광의

IPC: H03F3/345

Abstract: 본 발명은 갈륨 비소 메스펙트(GaAs MESFET)를 이용한 직류 전류 보상 회로를 사용하여 기존의 회로와 비교하여 면적도 작게 차지하고, 외부 변화에 대하여 내부 회로의 직류전류의 변화를 줄일 수 있는 갈륨 비소 인한스먼트/디플리션 메스펙트을 이용한 직류 전류 보상 회로에 관해 개시된다.

公开(公告)号：KR100144821B1

公开(公告)日：1998-07-01

申请号：KR1019940010636

申请日：1994-05-16

Applicant: 한국전자통신연구원

Inventor： 이종람 ,  김해천 ,  문재경 ,  권오승

IPC: H01L29/778 ,  H01L21/8252

Abstract: 본 발명은 저전원전압으로 작동가능한 갈륨비소 반도체전력소자의 제조방법에 관한 것으로서, 그 제조방법은 반절연갈륨비소기판(70)상에 도핑되지 않은 제1갈륨비소버퍼층(10A)을 형성하는 공정과; 상기 제1갈륨비소버퍼층(10A)상에 초격자층(80)을 형성하는 공정과; 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)을 상기 초격자층(80)상에 형성하는 공정과; 상기 제2갈륨비소버퍼층(10B)상에 채널층(20)을 형성하는 공정과; 상기 채널층(20)상에 표면보호막(30)을 형성하는 공정과; 상기 표면보호막(30)을 선택적으로 제거하여 소오스/드레인형성용 콘택트홀을 형성하고 그리고 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 게이트형성용 콘택트홀을 형성하는 공정과; 상기 게이트형성용 콘택트홀내에 게이트(50)를 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인전극을 형성하는 공정과; 상기 소오스/드레인전극의 상부표면만 노출되도록 소정패턴의 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스/드레인전극상에만 금도금층을 형성하는 공정과; 상기 게이트, 소오스/드레인의 모두를 덮는 제2실리콘나이트라이드막(90B)를 도포하는 공정 및; 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함한다. 이 반도체전력소자는 기판위에 있는 버퍼층과 채널층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.

公开(公告)号：KR1019980014634A

公开(公告)日：1998-05-25

申请号：KR1019960033694

申请日：1996-08-14

Applicant: 한국전자통신연구원

Inventor： 김해천 ,  문재경 ,  이재진

IPC: H01L21/28

Abstract: 본 발명은 T형 게이트제조 방법에 관한 것으로, 스텝퍼를 사용하여 실리콘 나이트라이드의 증착 및 건식 식각에 의하여 게이트 길이가 짧은 T-형 게이트를 제조하므로서, 게이트 길이가 짧게 형성되면서도 게이트 저항이 증가하지 않아 소자의 이득 및 잡음 특성이 나빠지지 않고, 일반 스텝퍼의 패턴 해결(Resolution)의 한계인 0.5μm 보다 훨씬 작은 0.1∼0.2μm의 게이트 길이를 갖는 고주파용 GaAs MESFET 소자를 제작할 수 있으며, 생산성을 높이고 공정의 단가를 줄일 수 있는 T-형 게이트 제조 방법이 개시된다.

公开(公告)号：KR1019960026922A

公开(公告)日：1996-07-22

申请号：KR1019940036016

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 이종람 ,  김해천 ,  문재경

IPC: H01L29/40

Abstract: 본 발명은 금속-반도체 전계효과 트랜지스터(MESFET),고전자 이동도트랜지스터(HEMT),또는 이종접합 바이폴라트랜지스터(HBT) 등과 같은 갈륨비소 화합물반도체 소자의 제조방법에 관한 것으로서, 특히 오믹접촉(ohmic contact) 저항특성을 개선시킬 수 있는 오믹전극을 형성하는 방법에 관한 것이다.
본 발명은 오믹금속의 중착전에 GaAs 표면을 (NH
4 )
2 S
X 용액에 담금처리를 통하여 유황처리 시킨 후, 금속층 형성 및 열처리 공정을 수행하여 GaAs에 대해 n형의 도판트(dopant)로 작용하는 유황을 오믹층과 GaAs기판과의 계면에 확산시킴으로써 오믹접촉저항을 감소시킨다.