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公开(公告)号：KR100137573B1
公开(公告)日：1998-06-01
申请号：KR1019940033882
申请日：1994-12-13
Applicant: 한국전자통신연구원
IPC: H01L21/334
Abstract: 미세 게이트를 갖는 전계효과 트랜지스터에서, 게이트의 저항과 기생 커패시턴스를 대폭 줄여서 소자의 전기적인 성능을 개선하는 방법이 개시된다.
본 발명에서는, 기판 위에, 전자빔 노광용 제1레지스트 및 제2레지스트를 차례로 도포하고, 게이트 형상에 따라서 전자빔들로 게이트 영역의 상기 제1 및 제2레지스트를 노광시키되, 게이트 상부의 형성을 위해 조사되는 전자빔들의 에너지 크기와 게이트 하부의 형성을 위해 조사되는 전자빔의 에너지 크기를 다르게 한다.-
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公开(公告)号：KR1019970030872A
公开(公告)日：1997-06-26
申请号：KR1019950040297
申请日：1995-11-08
Applicant: 한국전자통신연구원
IPC: H01L29/40
Abstract: 반절연막의 재성장 방법을 이용하여 반도체 소자를 격리(isolation) 시킴으로써 소자의 격리 특성을 향상시킬 수 있는 격리방법이 개시되어 있다.
본 발명은 화합물 반도체 기판상에 버퍼층, 채널층, 스페이서층, 쇼트키층 및 오믹층을 순차적으로 성장시키는 공정과, 상기 결과물상에 활성영역을 정의하기 위한 마스크 패턴을 이용하여 상기 기판의 소정부위까지 각 층들을 차례로 식각하여 수직한 식각단면을 얻는 공정과, 상기 정의된 격리영역과 활성영역과의 단차를 평탄화시킴과 아울러 식각된 활성영역 측면부위의 누설전류 경로를 차단시킬 수 있도록 상기 식각된 격리영역에 반절연막을 선택적으로 재성장시키는 공정과, 상기 마스크 패턴을 제거한 후 소스 및 드레인 영역에 오믹 금속층을 형성하는 공정과, 상기 활성영역의 쇼트키층의 일부를 노출시킨 후 노출된 쇼트키층과의 접속을 위한 게이트 전극과 상기 오믹 금속 층과의 접속을 위한 소스 및 드레인 전극을 형성하는 공정으로 구 된다.-
公开(公告)号：KR1019960026926A
公开(公告)日：1996-07-22
申请号：KR1019940036029
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: 본 발명은 반도체 장치의 제조방법에 있어서, 개선된 T형 게이트를 형성하느 방법에 관한 것이다.
본 발명에 의해 제작된 공중교각(airbridge) 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있으며, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선간의 간격을 줄일 수 있다.
또한 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019960026923A
公开(公告)日：1996-07-22
申请号：KR1019940036027
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/40
Abstract: 본 발명은 고전자 이동도 트랜지슬(HEMT),금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 반도체 소자 또는 이종접합 바이폴라 트랜지스터(HBT) 등의 화합물 소자의 오믹접촉 전극 제조방법에 관한 것으로서 ,그 형성방법은, 반절연 갈륨비소 기판(1)상에 채널층(2)과 소오스 전극 및 드레인 전극의 형성을 위한 감광막의 패턴(3)을 형성하는 공정과; 적어도 Ni,Ge, Au으로 된 다층구조의 오믹금속층(4)을 그 위에 형성하는 공정과; 상기 감광막패턴(3)을 제거하여 다층 구조의 오믹금속층으로 된 소오스/드레인 전극을 형성하는 공정과; 그 위에 다층구조의 절연층으로 이루어진 오믹금속보호막을 도포하는 공정과; 상이한 온도에서 2단계로 열처리하는 공정과; 상기 오믹금속보호막을 제거하는 공정과; 소정의 감광막패턴을 그 위에 형성하여 게이트영역을 정의하는 공정과; 금속막을 증착하여 상기 소정의 감광막패턴을 마스크로 사용하여 T-형상의 게이트를 형성하는 공정을 포함한다.이로써, 오믹층의 특성을 향상시킬 수 있다.
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公开(公告)号：KR1019940007666B1
公开(公告)日：1994-08-22
申请号：KR1019900021812
申请日：1990-12-26
Applicant: 한국전자통신연구원
IPC: H01L29/772
CPC classification number: H01L29/66878 , H01L21/28587
Abstract: The method manufactures a self-align GaAs field effect transistor by using a heat-resisting gate. The method comprises the steps of: (A) forming a photosensitive pattern (124) and injecting n-type impurity on an active region; (B) removing a pattern (124) and forming a silicon layer (122) and a metal layer (123); (C) forming a photosensitive pattern to define a gate region; (D) removing a metal layer (123) and a silicon layer (122) by a mask to form a gate; (E) forming a source/drain region and injecting n-type impurity; (F) forming a metal silicide by thermal process; and (G) forming an ohmic electrode (126) on a source/drain region.
Abstract translation: 该方法通过使用耐热栅极制造自对准GaAs场效应晶体管。 该方法包括以下步骤：（A）在活性区上形成感光图案（124）并注入n型杂质; （B）去除图案（124）并形成硅层（122）和金属层（123）; （C）形成感光图形以限定栅极区域; （D）通过掩模去除金属层（123）和硅层（122）以形成栅极; （E）形成源极/漏极区域并注入n型杂质; （F）通过热处理形成金属硅化物; 和（G）在源极/漏极区上形成欧姆电极（126）。
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