公开(公告)号：DE112017008080T5

公开(公告)日：2020-07-09

申请号：DE112017008080

申请日：2017-12-26

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  RACHMADY WILLY ,  DEWEY GILBERT ,  MEHANDRU RISHABH ,  KAVALIEROS JACK T

IPC: H01L25/07 ,  H01L23/485 ,  H01L23/498 ,  H01L23/538 ,  H01L27/092

Abstract: Eine Vorrichtung ist vorgesehen, welche Folgendes umfasst: einen ersten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, eine erste dielektrische Schicht über dem ersten Transistor, einen zweiten Transistor, der eine Source-Region und eine Drain-Region mit einer Kanalregion dazwischen umfasst, wobei sich der zweite Transistor über der ersten dielektrischen Schicht befindet, eine zweite dielektrische Schicht über dem zweiten Transistor, und einen Kontakt, der an die Source-Region oder die Drain-Region des ersten Transistors gekoppelt ist, wobei der Kontakt ein Metall umfasst, das eine gerade Seitenwand aufweist, die sich sowohl durch die erste als auch die zweite dielektrische Schicht erstreckt. Andere Ausführungsformen sind auch offenbart und beansprucht.

公开(公告)号：DE102019130505A1

公开(公告)日：2020-06-18

申请号：DE102019130505

申请日：2019-11-12

Applicant: INTEL CORP

Inventor： JUN KIMIN ,  KAVALIEROS JACK T ,  DEWEY GILBERT ,  RACHMADY WILLY ,  LILAK AARON D ,  MUELLER BRENNEN ,  YOO HUI JAE ,  MORROW PATRICK ,  PHAN ANH ,  HUANG CHENG-YING ,  MANNEBACH EHREN

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/51

Abstract: Ausführungsbeispiele beschreiben hierin Techniken für ein Halbleiterbauelement über einem Halbleitersubstrat. Eine erste Bond-Schicht ist über dem Halbleitersubstrat. Einer oder mehrere Nanodrähte sind über der ersten Bond-Schicht gebildet, um eine Kanalschicht zu sein. Eine Gate-Elektrode ist um einen Nanodraht, wobei die Gate-Elektrode in Kontakt mit der ersten Bond-Schicht ist und durch eine Gatedielektrikumsschicht von dem Nanodraht getrennt ist. Eine Source-Elektrode oder eine Drain-Elektrode ist in Kontakt mit dem Nanodraht, über einem Bond-Bereich einer zweiten Bond-Schicht und getrennt von der Gate-Elektrode durch einen Abstandshalter, wobei die zweite Bond-Schicht über und in direktem Kontakt mit der ersten Bond-Schicht ist. Andere Ausführungsbeispiele können beschrieben und/oder beansprucht sein.

公开(公告)号：DE112017007860T5

公开(公告)日：2020-04-30

申请号：DE112017007860

申请日：2017-09-29

Applicant: INTEL CORP

Inventor： SHARMA ABHISHEK A ,  LE VAN H ,  KAVALIEROS JACK T ,  WEBER CORY E ,  MA SEAN T ,  GHANI TAHIR ,  SHIVARAMAN SHRIRAM ,  DEWEY GILBERT

IPC: H01L29/786

Abstract: Ein Dünnfilmtransistor (TFT) mit rückseitigem Gate weist eine Gate-Elektrode, ein Gate-Dielektrikum auf der Gate-Elektrode, eine aktive Schicht auf dem Gate-Dielektrikum und die Source- und Drain-Gebiete und ein Halbleitergebiet hat, das das Source- und Drain-Gebiet physisch verbindet, eine Abschlussschicht auf dem Halbleitergebiet und eine Ladungsfangschicht auf der Abschlussschicht auf. In einer Ausführungsform weist eine Speicherzelle diesen TFT mit rückseitigem Gate und einen Kondensator auf, wobei die Gate-Elektrode elektrisch mit einer Wortleitung verbunden ist und das Source-Gebiet elektrisch mit einer Bitleitung verbunden ist, wobei der Kondensator einen ersten Anschluss, der elektrisch mit dem Drain-Gebiet verbunden ist, einen zweiten Anschluss und ein dielektrisches Medium hat, das den ersten und zweiten Anschluss elektrisch trennt. In einer anderen Ausführungsform weist ein eingebetteter Speicher Wortleitungen, die sich in einer ersten Richtung erstrecken, Bitleitungen, die sich in einer zweiten Richtung erstrecken, die die erste Richtung kreuzt, und einige solche Speicherzellen bei Kreuzungsgebieten der Wortleitungen und Bitleitungen auf.

公开(公告)号：DE102019105024A1

公开(公告)日：2019-10-02

申请号：DE102019105024

申请日：2019-02-27

Applicant: INTEL CORP

Inventor： SHARMA ABHISHEK A ,  LE VAN H ,  KAVALIEROS JACK T ,  GHANI TAHIR ,  WANG YIH ,  CHU-KUNG BENJAMIN ,  SHIVARAMAN SHRIRAM

IPC: H01L21/8242 ,  H01L27/108

Abstract: Es wird ein Verfahren beschrieben. Das Verfahren umfasst ein Bilden von Bitleitungsstrukturen über Bitleitungs-Kontaktstrukturen, Bilden eines ersten Materials auf oberen Oberflächen und Seitenwandoberflächen der Bitleitungsstrukturen, um Stufenstrukturen zur Via-Bildung zu erstellen, und Bilden eines zweiten Materials auf der oberen Oberfläche des ersten Materials. Kondensatoren-Landestrukturen werden durch Strukturieren des zweiten Materials gebildet.

公开(公告)号：DE112016007550T5

公开(公告)日：2019-09-26

申请号：DE112016007550

申请日：2016-12-27

Applicant: INTEL CORP

Inventor： LE VAN H ,  SHARMA ABHISHEK A ,  DEWEY GILBERT ,  PILLARISETTY RAVI ,  SHIVARAMAN SHRIRAM ,  WANG YIH ,  KAVALIEROS JACK T ,  GHANI TAHIR

IPC: H01L27/108 ,  H01L21/768 ,  H01L29/78

Abstract: Integrierte Schaltungsstrukturen sind beschrieben, die Back-End-Speicherbauelemente umfassen, die in eine oder mehrere Back-End-Verbindungsschichten einer integrierten Schaltung integriert sind. Beispiele der beschriebenen Back-End-Speicherbauelemente umfassen Ein-Transistor- und Ein-Kondensator- („1T/1C“) Speicherzellenbauelemente, die eine Oxid-Halbleiterschicht (z. B. Indium-Gallium-Zink-Oxid) als ein Element des Transistorabschnitts (1T) der Back-End-Speicherzelle verwenden. Dies erzeugt ein Speicherbauelement mit einem niedrigen Leckstrom im Aus-Zustand, was die Speicherbauelement-Performance erhöht und zudem die Speicherbauelementgröße reduziert.

公开(公告)号：DE112016006574T5

公开(公告)日：2018-11-29

申请号：DE112016006574

申请日：2016-03-11

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  GLASS GLENN A ,  MURTHY ANAND S ,  JAMBUNATHAN KARTHIK ,  RACHMADY WILLY ,  DEWEY GILBERT ,  GHANI TAHIR ,  KAVALIEROS JACK T

IPC: H01L29/78 ,  H01L21/336

Abstract: Techniken zum Ausbilden von Transistoren, die einen oder mehrere Gruppe-III-V-Halbleitermaterial-Nanodrähte aufweisen, unter Verwendung von Gruppe-IV-Halbleiteropfermaterialschichten werden offenbart. In manchen Fällen können die Transistoren eine Gate-all-Around-Ausgestaltung (GAA-Ausgestaltung) aufweisen. In manchen Fällen können die Techniken ein Ausbilden eines Ersatzfinnenstapels aufweisen, der eine Gruppe-III-V-Materialschicht (wie z.B. Indium-Galliumarsenid, Indiumarsenid oder Indiumantimonid) aufweist, die auf einer Gruppe-IV-Pufferschicht (wie z.B. Silizium, Germanium oder Siliziumgermanium) ausgebildet wird, so dass die Gruppe-IV-Materialpufferschicht später unter Verwendung eines selektiven Ätzprozesses entfernt werden kann, um das Gruppe-III-V-Material zum Verwenden als ein Nanodraht in einem Transistorkanal zu belassen. In einigen solchen Fällen kann die Gruppe-III-V-Materialschicht pseudomorph auf dem darunterliegenden Gruppe-IV-Material aufgewachsen werden, so dass keine Misfit-Versetzungen gebildet werden. Die Techniken können zum Ausbilden von Transistoren verwendet werden, die eine beliebige Anzahl von Nanodrähten aufweisen.

公开(公告)号：DE112016006471T5

公开(公告)日：2018-10-31

申请号：DE112016006471

申请日：2016-02-22

Applicant: INTEL CORP

Inventor： MOHAPATRA CHANDRA S ,  MURTHY ANAND S ,  GLASS GLENN A ,  METZ MATTHEW V ,  RACHMADY WILLY ,  DEWEY GILBERT ,  GHANI TAHIR ,  KAVALIEROS JACK T

IPC: H01L29/78 ,  H01L21/336

Abstract: Es können Transistorvorrichtungen, die aktive Kanäle aus einer indiumhaltigen ternären oder höheren III-V-Verbindung aufweisen, und Prozesse für die Herstellung derselbigen gebildet werden, die eine verbesserte Trägermobilität ermöglichen, wenn rippenförmige aktive Kanäle hergestellt werden, wie zum Beispiel jene, die bei Tri-Gate- oder Gate-all-around- (GAA) -Vorrichtungen verwendet werden. In einer Ausführungsform kann eine indiumhaltige ternäre oder höhere III-V-Verbindung in engen Gräben auf einer rekonstruierten oberen Fläche einer Teilstruktur abgeschieden werden, was zu einer Rippe führen kann, die indiumreiche Seitenflächen und eine indiumreiche untere Fläche aufweist. Diese indiumreichen Flächen werden an einem Gate-Oxid eines Transistors anschlagen und können zu einer hohen Elektronenmobilität und einer verbesserten Schaltgeschwindigkeit in Bezug auf herkömmliche homogene Zusammensetzungen von aktiven Kanälen aus einer indiumhaltigen ternären oder höheren III-V-Verbindung führen.

公开(公告)号：SG11201600820PA

公开(公告)日：2016-03-30

申请号：SG11201600820P

申请日：2013-09-04

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  GOEL NITI ,  GARDNER SANAZ K ,  PATHI PRAGYANSRI ,  METZ MATTHEW V ,  DASGUPTA SANSAPTAK ,  SUNG SEUNG HOON ,  POWERS JAMES M ,  DEWEY GILBERT ,  CHU-KUNG BENJAMIN ,  KAVALIEROS JACK T ,  CHAU ROBERT S

IPC: H01L21/20

Abstract: Trenches (and processes for forming the trenches) are provided that reduce or prevent crystaline defects in selective epitaxial growth of type III-V or Germanium (Ge) material (e.g., a “buffer” material) from a top surface of a substrate material. The defects may result from collision of selective epitaxial sidewall growth with oxide trench sidewalls. Such trenches include (1) a trench having sloped sidewalls at an angle of between 40 degrees and 70 degrees (e.g., such as 55 degrees) with respect to a substrate surface; and/or (2) a combined trench having an upper trench over and surrounding the opening of a lower trench (e.g., the lower trench may have the sloped sidewalls, short vertical walls, or tall vertical walls). These trenches reduce or prevent defects in the epitaxial sidewall growth where the growth touches or grows against vertical sidewalls of a trench it is grown in.

公开(公告)号：DE112013005588T5

公开(公告)日：2015-10-22

申请号：DE112013005588

申请日：2013-06-27

Applicant: INTEL CORP

Inventor： CHU-KUNG BENJAMIN ,  LE VAN H ,  CHAU ROBERT S ,  DASGUPTA SANSAPTAK ,  KAVALIEROS JACK T ,  MUKHERJEE NILOY ,  PILLARISETTY RAVI ,  RACHMADY WILLY ,  THEN HAN WUI ,  DEWEY GILBERT ,  GOEL NITI ,  METZ MATTHEW V ,  RADOSAVLJEVIC MARKO ,  ZELICK NANCY M

IPC: H01L21/20 ,  H01L21/336 ,  H01L29/78

Abstract: Eine Ausführungsform verwendet eine sehr dünne Schichtnanostruktur (z. B. eine Si- oder SiGe-Flosse) als eine Vorlage zum Aufwachsen einer kristallinen, nicht gitterangepassten, Epitaxial(EPI)-Schicht. In einer Ausführungsform ist das Volumenverhältnis zwischen der Nanostruktur und der EPI-Schicht derart, dass die EPI-Schicht dicker ist als die Nanostruktur. In einigen Ausführungsformen ist eine sehr dünne Brückenschicht zwischen der Nanostruktur und der EPI eingeschlossen. Eine Ausführungsform beinhaltet eine CMOS-Vorrichtung, bei der die Flossen abdeckende EPI-Schichten (oder die mal Flossen abdeckten), zueinander entgegengesetzt polarisiert sind. Eine Ausführungsform beinhaltet eine CMOS-Vorrichtung, bei der eine eine Flosse abdeckende EPI-Schicht (oder die mal eine Flosse abdeckte) gegenüber einer Brückenschicht, die eine Flosse abdeckt (oder die mal eine Flosse abdeckte), entgegengesetzt polarisiert ist. Demnach werden verschiedene Ausführungsformen zum Übertragen von Defekten von einer EPI-Schicht auf eine Nanostruktur (die zurückgelassen oder entfernt wird) offenbart. Andere Ausführungsformen werden hier beschrieben.

公开(公告)号：DE112011106054T5

公开(公告)日：2014-09-11

申请号：DE112011106054

申请日：2011-12-28

Applicant: INTEL CORP

Inventor： MUKHERJEE NILOY ,  METZ MATTHEW V ,  POWERS JAMES M ,  LE VAN H ,  CHU-KING BENJAMIN ,  LEMAY MARK R ,  RADOSAVLJEVIC MARKO ,  TOLCHINSKY PETER G ,  CHAU ROBERT S ,  GOEL NITI ,  CHOW LOREN ,  KAVALIEROS JACK T

IPC: H01L21/20 ,  H01L29/778

Abstract: Die Verfahren der Bildung von Hetero-Schichten mit reduzierter Oberflächenrauhigkeit und Defektdichte auf ortsfremden Oberflächen und die dadurch gebildeten Bauelemente werden beschrieben. In einer Ausführungsform beinhaltet das Verfahren die Bereitstellung eines Substrats mit einer Deckfläche mit einer Gitterkonstante und das Auftragen einer ersten Schicht auf der Deckfläche des Substrats. Die erste Schicht hat eine Deckfläche mit einer Gitterkonstante, die sich von der Gitterkonstante der Deckfläche des Substrats unterscheidet. Die erste Schicht wird geglüht und poliert, um eine polierte Oberfläche zu bilden. Eine zweite Schicht wird dann über der polierten Oberfläche aufgetragen.