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公开(公告)号：KR1020010055491A
公开(公告)日：2001-07-04
申请号：KR1019990056706
申请日：1999-12-10
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: PURPOSE: A method for fabricating a smart power IC having a trench gate MOS power device is provided to permit a high power driving and to improve device performance and reliability. CONSTITUTION: In the method, an analog bipolar device, a digital CMOS device, a lateral double diffused MOS device(LD-MOS), a lateral insulated gate bipolar transistor(LIGBT), the trench gate double diffused MOS device(TDMOS), and a zener diode are formed altogether in a single chip. First an n+ buried layer(2) is formed in a p-type silicon substrate(1), and then a p+ buried layer(3) and a lower p+ isolation are formed. Next, after growth of an n- epitaxial layer(4), an n+ sink junction(5), an upper p+ isolation(6), an n-well(7), a p-well and a p- collector(8) and a p- drift region(9) are formed. Next, the sink junction(5), the isolations, and the wells(7,8) are diffused, and then a base(10,11) is formed. Next, a p- body region(12) for channel, a trench, a gate oxide layer(13), and a polysilicon gate(14) are formed in sequence for the TDMOS. Next, an active area is defined and a field oxide is selectively grown. Next, the second polysilicon gate(16), an emitter(18,19), and an n+ cathode(19) are formed, and then a source and drain(20,21), an extrinsic base(20,21), and a metal electrode(23) are formed.
Abstract translation: 目的：提供一种制造具有沟槽栅极MOS功率器件的智能功率IC的方法，以允许高功率驱动并提高器件性能和可靠性。 方案：在该方法中，模拟双极器件，数字CMOS器件，横向双扩散MOS器件（LD-MOS），横向绝缘栅双极晶体管（LIGBT），沟槽栅极双扩散MOS器件（TDMOS）以及 齐纳二极管一起形成在单个芯片中。 首先，在p型硅衬底（1）中形成n +掩埋层（2），然后形成p +掩埋层（3）和较低的p +隔离层。 接下来，在n-外延层（4）生长之后，n +阱结（5），上p +隔离（6），n-阱（7），p阱和p-集电极（8） 和p-漂移区（9）。 接下来，宿接头（5），隔离物和孔（7,8）被扩散，然后形成基座（10,11）。 接下来，依次形成用于沟道，沟槽，栅极氧化物层（13）和多晶硅栅极（14）的p-体区域（12），用于TDMOS。 接下来，定义有源区域并选择性地生长场氧化物。 接下来，形成第二多晶硅栅极（16），发射极（18,19）和n +阴极（19），然后形成源极和漏极（20,21），外部基极（20,21）和 形成金属电极（23）。
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公开(公告)号：KR100275500B1
公开(公告)日：2000-12-15
申请号：KR1019980045269
申请日：1998-10-28
Applicant: 한국전자통신연구원
IPC: H01L29/772
CPC classification number: H01L21/84 , H01L21/76264 , H01L21/76283 , H01L27/1203
Abstract: 본 발명은 비교적 간단한 공정으로 집적화된 고전압 전력 소자를 제조할 수 있어 공정을 단순화시키고, 생산단가를 낮출 수 있으며 필드산화막 형성 공정에서 웰 내의 불순물이 재분포되는 것을 방지할 수 있는 집적화된 고전압 전력 소자 제조 방법에 관한 것으로, 저온에서 TEOS 산화막을 형성하여 트렌치 채움(filling) 공정을 실시하면서 동시에 필드산화막 및 필드전력소자의 게이트산화막을 형성함으로써 공정단계를 줄일 수 있고, 웰 내의 불순물이 재분포 되는 것을 방지한다는데 그 특징이 있다. 본 발명에 따라 TEOS 산화막을 형성하여 트렌치를 채움과 동시에 필드산화막과 p채널 필드 전력소자의 게이트 산화막을 함께 형성함으로써 공정을 단순화시킬 수 있다. 또한, 필드산화막을 종래의 LOCOS 형성 공정에서 보다 저온에서 TEOS 산화막으로 형성함으로써, 드리프트 영역 및 P 에피층 불순물의 외부확산 (out-diffusion)을 방지할 수 있다. 따라서 불순물농도와 접합깊이를 쉽게 조절할 수 있고, 소자의 온(on) 저항값을 감소시킬 수 있다.
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公开(公告)号：KR100275493B1
公开(公告)日：2000-12-15
申请号：KR1019980049839
申请日：1998-11-19
Applicant: 한국전자통신연구원
IPC: H01L21/316
Abstract: 트렌치 표면에 두껍고 완만하게 산화막을 형성함으로써 소자의 전기적 특성을 향상시킬 수 있는 트렌치형 게이트 전극을 갖는 전력소자 제조 방법에 관한 것으로, 본 발명은 그 측벽에 차례로 적층된 소오스층, 드리프트층(drift layer) 및 드레인층을 노출시키며 그 바닥에 드리프트층을 노출시키는 트렌치를 형성하고, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 다결정 실리콘막을 형성하고 다결정 실리콘막을 산화시킴으로써, 트렌치 바닥 및 측벽에 노출된 드리프트층 상에 비교적 두꺼운 산화막을 완만하고 균일하게 형성하여 트렌치형 게이트 전극을 갖는 전력소자를 제조하는데 그 특징이 있다. 본 발명에 따라 누설전류를 감소시키고, 항복전압을 증가시키는 등 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있을 뿐만 아니라, 전력소자의 온-저항 특성 향상, 소자축소로 인한 높은 패킹 밀도 증가, 그리고 높은 구동 전류를 얻을 수 있다.
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公开(公告)号：KR1020000033134A
公开(公告)日：2000-06-15
申请号：KR1019980049839
申请日：1998-11-19
Applicant: 한국전자통신연구원
IPC: H01L21/316
Abstract: PURPOSE: A method for manufacturing a power device of trench type is provided to improve on-resistance characteristic, package integrity and drive current of the power device. CONSTITUTION: A N+ drain layer(21), N drift layer(22), P channel layer(23) and N+ source layer (24) are sequentially formed on a semiconductor substrate. Next, the N+ source layer(24), P channel layer(23) and N drift layer(22) are selectively etched so that a trench is formed. A poly-crystal silicon layer(27) is formed on the N drift layer(22) of the trench. The poly-crystal silicon layer(27) is oxidized to form an oxide layer. Next, a gate oxide layer(29) is formed at side wall of the trench. The thickness of the gate oxide layer(29) is less than that of the oxide layer from the poly-crystal silicon layer(27). Next, a gate electrode(30) is formed in the trench.
Abstract translation: 目的：提供沟槽式功率器件的制造方法，以提高功率器件的导通电阻特性，封装完整性和驱动电流。 构成：在半导体衬底上依次形成N +漏极层（21），N漂移层（22），P沟道层（23）和N +源极层（24）。 接下来，选择性地蚀刻N +源极层（24），P沟道层（23）和N漂移层（22），从而形成沟槽。 在沟槽的N漂移层（22）上形成多晶硅层（27）。 多晶硅层（27）被氧化形成氧化物层。 接下来，在沟槽的侧壁形成栅氧化层（29）。 栅极氧化物层（29）的厚度比来自多晶硅层（27）的氧化物层的厚度小。 接下来，在沟槽中形成栅电极（30）。
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公开(公告)号：KR1020000027485A
公开(公告)日：2000-05-15
申请号：KR1019980045430
申请日：1998-10-28
Applicant: 한국전자통신연구원
IPC: H01L27/06
Abstract: PURPOSE: A method is provided to improve a performance of a DC/DC converter IC and obtain an A/D integrated circuit having high frequency/high current characteristics by integrating a high frequency IC and a power circuit. CONSTITUTION: Plural n+ buried layers(110) and plural p+ buried layers(113) are formed onan SOI substrate(100). a n-epitaxial layer(116) is formed on the SOI substrate(100) including the buried layers(110, 113). Plural p wells(122), plural n wells(125), and plural first p drift(128) are formed on the n- epitaxial layer(116). Plural isolation regions(131, 134) are formed on the SOI substrate(100) having the n- epitaxial layer(116). Plural n+ sink regions(146) and a first p active base region(149) are formed on the n- expitaxial layer, and a second p drift region(155) are formed on the n well(125).
Abstract translation: 目的：提供一种通过集成高频IC和电源电路来提高DC / DC转换器IC的性能并获得具有高频/高电流特性的A / D集成电路的方法。 构成：在SOI衬底（100）上形成多个n +掩埋层（110）和多个p +掩埋层（113）。 在包括埋层（110,113）的SOI衬底（100）上形成n外延层（116）。 在n外延层（116）上形成多个p阱（122），多个n阱（125）和多个第一p漂移（128）。 在具有n-外延层（116）的SOI衬底（100）上形成多个隔离区（131,134）。 多个n +接收区（146）和第一p活性基区（149）形成在n-外延层上，并且在n阱（125）上形成第二p漂移区（155）。
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Patent Agency Ranking
公开(公告)号：KR100250488B1
公开(公告)日：2000-04-01
申请号：KR1019970072769
申请日：1997-12-23
Applicant: 한국전자통신연구원
IPC: H01L21/33
Abstract: PURPOSE: A method for manufacturing a Bi-LDMOSFET(Bipolar Lateral Double diffused Metal-Oxide-Semiconductor Field Effect Transistor) is provided to embody an intelligent device of high resisting pressure/high speed/lower power/high reliability/low degradation with a characteristic of a high resisting pressure in a sub-micron level. CONSTITUTION: An epitaxial layer(2) is formed on a silicon wafer(1). A structure of SOI and a p-well(3) are formed. A trench isolation process is performed on the substrate(1) of the SOI structure. An open type drain(5) is formed thereon. A gate oxide layer is grown on a whole structure. An ion implanting process is performed by using a mask. An active base region on a bipolar forming region is formed and a gate electrode and an emitter electrode are formed. A side oxide layer(15) is formed to isolate a source-drain and an emitter-base. The nitride layer is deposited to embody a minimized inactive base region. A dry-etching process and a selective isolation process for a thermal oxide layer(16) are performed to form an inactive base region. An inactive base region is formed by etching the remaining side nitride layer of the emitter. A collector region and a source region are formed by using an ion implanting process. A polysilicon(20) is deposited. A dry-etching process for the polysilicon(20) is performed except the polysilicon(20) of the base region. An oxide layer(21) is deposited on the whole structure. The source/gate/drain/emitter/base/collector regions are exposed by performing the etching process using a mask. A metal contact is formed thereon.
Abstract translation: 目的：提供一种用于制造Bi-LDMOSFET（双极侧向双扩散金属氧化物半导体场效应晶体管）的方法，以实现具有高耐压/高速/低功率/高可靠性/低退化的智能装置，具有特征 在亚微米级别具有高抗压力。 构成：在硅晶片（1）上形成外延层（2）。 形成SOI和p阱（3）的结构。 在SOI结构的衬底（1）上进行沟槽隔离处理。 在其上形成开放型漏极（5）。 栅氧化层在整个结构上生长。 通过使用掩模进行离子注入处理。 形成双极形成区域上的有源基区，形成栅电极和发射极。 形成侧面氧化物层（15）以隔离源极 - 漏极和发射极 - 基极。 沉积氮化物层以体现最小化的非活性碱性区域。 执行用于热氧化物层（16）的干法蚀刻工艺和选择性分离工艺以形成无活性碱性区域。 通过蚀刻发射体的剩余侧氮化物层形成非活性基区。 通过使用离子注入工艺形成集电极区域和源极区域。 沉积多晶硅（20）。 除了基极区域的多晶硅（20）之外，还执行多晶硅（20）的干蚀刻工艺。 氧化物层（21）沉积在整个结构上。 通过使用掩模执行蚀刻工艺来暴露源极/栅极/漏极/发射极/基极/集电极区域。 在其上形成金属接触。
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公开(公告)号：KR100216537B1
公开(公告)日：1999-08-16
申请号：KR1019960066257
申请日：1996-12-16
Applicant: 한국전자통신연구원
IPC: H01L21/76
Abstract: 본 발명은 높은 항복전압을 갖는 고전압 전력소자에서 문제점으로 지적되는 낮은 집적도와 스탭 커버리지를 향상시킬 수 있는 전력집적회로를 제공하기 위해 고전압 전력집적 회로영역은 두거운 필두산화막이, 저전압 영역인 제어회로 집적영역은 얇은 필드산화막이 형성되는 이중 LOCOS 격리기술을 적용하여 제조되었다.
따라서 본 발명에 따른 절력집적회로는 스마트(smart)고전압 전력 집적회로에 이용하면 집적도 및 스탭 커버리지의 문제점을 동시에 해결할 수 있다.-
公开(公告)号：KR100212466B1
公开(公告)日：1999-08-02
申请号：KR1019960063150
申请日：1996-12-09
Applicant: 한국전자통신연구원
IPC: H01L27/02
Abstract: 안티퓨즈 소자가 FPGA (Field Programmable Gate Array)에 응용되기 위해서는 프로그래밍 되기 전에는 높은 저항값, 프로그래밍 된 후에는 낮은 저항값을 유지해야 되며, 또한 가능한 한 짧은 프로그래밍 시간 및 적절한 프로그래밍 전압을 가져야 한다. 본 발명에서는 상기의 제반 조건들을 만족시키기 위한 새로운 안티퓨즈의 제조방법을 제안하는데 그 방법으로는 금속 필라멘트가 형성될 활성층으로 종래의 비정질 실리콘-게르마늄을 사용함으로써, 안티퓨즈 소자의 프로그래밍 에너지를 저하시킬 수 있다. 이것은 비정질 실리콘보다 비정질 실리콘-게르마늄의 열적 버질 (thermal budget : recrystallization and melting)이 낮기 때문이다. 또한, 본 발명에서는 안티퓨즈 소자의 얇은 산화막을 비정질 실리콘-케르마늄 위에 형성함으로써, 안티퓨즈의 누설전류를 향상시킬 수 있으며 보론나이트라이트(boron-nitride)층을 형성하여 절연막에 전도경로(conductive path)를 만들어서 불순물이 쉽게 비정질 실리콘-게르마늄에 확산되어 프로그래밍 후의 소자의 저항값을 개선할 수 있다.
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公开(公告)号：KR100205051B1
公开(公告)日：1999-06-15
申请号：KR1019950054549
申请日：1995-12-22
Applicant: 한국전자통신연구원
CPC classification number: H01J9/025 , H01J2201/30423
Abstract: 본 발명은 필드에미션 디스플레이 소자의 제조방법에 관한 것으로 전자방출음극과 게이트 전극의 간격을 적절히 조절할 수 있으며 균일한 형상을 갖는 전자방출음극을 형성하는 방법을 포함하는 필드 에미션 디스플레이 소자의 제조방법에 관한 것이다. 상술한 본 발명의 특징은 트렌치의 측벽을 통해 노출된 게이트 전극용 막을 열산화하여 열산화막을 형성하고 전자방출음극을 정의하기 위한 식각공정시 상기 게이트 전극의 측면에 형성되어 있는 열산화막을 제거함으로써 게이트 전극과 게이트 절연막을 공간적으로 분리한다. 이러한 방법에 따르면 게이트 전극의 측면에 형성되는 열산화막을 정밀하게 제어할 수 있어 게이트 전극과 전자방출음극간의 간격을 정확하게 조절할 수 있으며, 전자방출음극의 형상을 균일화할 수 있다.
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公开(公告)号：KR1019990038946A
公开(公告)日：1999-06-05
申请号：KR1019970058838
申请日：1997-11-07
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: 본 발명은 소오스(source)-게이트(gate)-표류영역(drift region)-드레인(drain)이 수평으로 배치된, 소위 LDMOS(lateral double diffused MOS) 구조를 갖는 100V급 이상의 전계효과(field effect) 고압소자(high voltage device)의 구조에 관한것으로, 고압 소자에 고압 인가시 표류영역과 접하는 드레인 가장자리에서 발생하는 항복전압을 높이기 위하여, 드레인이 기판의 수직방향으로 확장되어 형성되도록, 표류영역의 드레인 형성영역에 트렌치를 형성하고, 이 트렌치의 내부벽면을 따라 소정의 깊이를 갖는 드레인을 형성하였다.
본 발명은 고전압 인가시 소오스에서 드레인을 향하여 기판의 표면을 따라 진행 하는 전자의 충격 이온화를 드레인의 가장자리에서 수직으로 분산시킴으로서 항복전압을 높일 수 있어 고압소자의 동작전압을 향상시킬 수 있다.
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