公开(公告)号：KR102068677B1

公开(公告)日：2020-01-22

申请号：KR1020130039463

申请日：2013-04-10

Applicant: 삼성전자주식회사

Inventor： 고동환 ,  김종삼 ,  신홍재 ,  복승일 ,  손세일 ,  장우진

IPC: H01L21/28 ,  H01L21/768

公开(公告)号：KR101536324B1

公开(公告)日：2015-07-14

申请号：KR1020090025658

申请日：2009-03-26

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재

IPC: H01L21/3205 ,  H01L21/027 ,  H01L21/768

CPC classification number: H01L27/10852 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816 ,  H01L28/91

Abstract: 개구부를포함하는절연막패턴을형성하기위하여, 기판상에절연막을형성한다. 상기절연막상에유기폴리머막및 하드마스크막을형성한다. 상기하드마스크막을패터닝함으로써, 제1 개구를포함하는예비하드마스크패턴을형성한다. 상기예비하드마스크패턴을패터닝함으로써, 상기제1 개구및 제2 개구를포함하는하드마스크패턴을형성한다. 상기하드마스크패턴을이용하여상기유기폴리머막을식각함으로써유기폴리머패턴을형성한다. 상기유기폴리머패턴을이용하여상기절연막을식각함으로써, 개구부를포함하는절연막패턴을형성한다. 상기방법에의하면, 매우좁은폭의개구부를포함하는절연막패턴을형성할수 있다.

公开(公告)号：KR101460697B1

公开(公告)日：2014-11-13

申请号：KR1020080119907

申请日：2008-11-28

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  신홍재 ,  이내인 ,  백광현 ,  복승일 ,  김효정

IPC: H01L21/308 ,  H01L21/027

CPC classification number: H01L21/0337

Abstract: 반도체 집적 회로 장치의 제조 방법이 제공된다. 반도체 집적 회로 장치의 제조 방법은 반도체 기판을 제공하고, 반도체 기판 상에 피식각층 및 하드마스크층을 순차적으로 형성하고, 하드마스크층 상에, 제1 피치(pitch)로 이격되고 제1 방향으로 연장된 다수의 제1 라인 패턴을 포함하는 제1 식각 마스크를 형성하고, 제1 식각 마스크를 이용하여 하드마스크층을 식각하여, 제1 하드마스크 패턴을 형성하고, 제1 하드마스크 패턴 상에, 제2 피치로 이격되고 제1 방향과 다른 제2 방향으로 연장된 다수의 제2 라인 패턴을 포함하는 제2 식각 마스크를 형성하고, 제2 식각 마스크를 이용하여 제1 하드마스크 패턴을 식각하여, 제2 하드마스크 패턴을 형성하고, 제2 하드마스크 패턴의 측벽에 스페이서를 형성하고, 스페이서가 형성된 제2 하드마스크 패턴을 이용하여 피식각층을 패터닝하는 것을 포함한다.
반도체 집적 회로 장치, 라인 패턴, T2T, LER

公开(公告)号：KR1020140122583A

公开(公告)日：2014-10-20

申请号：KR1020130039463

申请日：2013-04-10

Applicant: 삼성전자주식회사

Inventor： 고동환 ,  김종삼 ,  신홍재 ,  복승일 ,  손세일 ,  장우진

IPC: H01L21/28 ,  H01L21/768

CPC classification number: H01L21/76831 ,  H01L21/475 ,  H01L21/76811 ,  H01L21/76813 ,  H01L2221/1063

Abstract: 상부 배선을 형성하기 위한 공정에 사용되는 금속 하드 마스크를 하부 배선 오픈 전에 제거하여, 상부 배선을 형성하기 위한 금속화(metallization) 공정을 개선할 수 있는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 하부 패턴을 포함하는 기판 상에 식각 정지막 및 절연막을 순차적으로 형성하고, 상기 절연막 상에 제1 개구부를 포함하는 도전성 마스크 패턴을 형성하고, 상기 도전성 마스크 패턴을 식각 마스크로 이용하여, 상기 절연막 내에 상기 식각 정지막을 노출시키는 비아홀을 형성하고, 상기 도전성 마스크 패턴을 제거한 후, 상기 비아홀의 측벽을 따라 패시베이션막을 형성하는 것을 포함한다.

Abstract translation: 提供一种制造半导体器件的方法，其通过去除用于在下线打开之前形成上线的工艺的金属硬掩模来改善用于形成上线的金属化处理。 制造半导体器件的方法包括在具有较低图案的衬底上依次形成蚀刻停止层和绝缘层，在绝缘层上形成包括第一开口部分的导电掩模图案，形成暴露蚀刻步骤的通孔 通过使用导电掩模图案作为蚀刻掩模在绝缘层中形成层，并且在导电掩模图案被去除之后沿着通孔的侧壁形成钝化层。

公开(公告)号：KR101406226B1

公开(公告)日：2014-06-13

申请号：KR1020080042452

申请日：2008-05-07

Applicant: 삼성전자주식회사

Inventor： 이정훈 ,  신홍재 ,  남서우 ,  손세일 ,  김상두 ,  이정덕 ,  권상욱

IPC: H01L21/24 ,  H01L29/78

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/665 ,  H01L29/7843

Abstract: 듀얼 실리사이드 및 듀얼 스트레스 라이너를 반도체 소자의 제조방법을 개시한다. 본 발명의 반도체 소자의 제조방법은 제1 MOS 영역과 상기 제1 MOS 영역과 반대 도전형의 제2 MOS 영역에 게이트 전극 및 소스/드레인 영역이 형성된 반도체 기판을 제공하는 단계; 상기 제1 MOS 영역을 노출시키면서 상기 제2 MOS 영역 위에 실리사이드 방지막을 형성하는 단계; 노출된 상기 제1 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제1 금속 실리사이드를 형성하고 상기 실리사이드 방지막을 제거하는 단계; 상기 제2 MOS 영역을 노출시키면서 상기 제1 금속 실리사이드가 형성된 상기 제1 MOS 영역 위에 제1 스트레스 라이너를 형성하는 단계; 노출된 상기 제2 MOS 영역의 상기 게이트 전극 및 상기 소스/드레인 영역 위 제2 금속 실리사이드를 형성하는 단계; 및 상기 제2 금속 실리사이드가 형성된 상기 제2 MOS 영역 위에 제2 스트레스 라이너를 형성하는 단계를 포함한다.
듀얼 실리사이드, 듀얼 스트레스 라이너, 실리사이드 방지막

公开(公告)号：KR101340510B1

公开(公告)日：2013-12-12

申请号：KR1020070138822

申请日：2007-12-27

Applicant: 삼성전자주식회사

Inventor： 이선정 ,  신홍재

IPC: H01L21/66 ,  G11C29/00

CPC classification number: G01R31/31717 ,  G11C11/41 ,  G11C29/02 ,  G11C29/025 ,  G11C29/50008

Abstract: 테스트 장치가 제공된다. 테스트 장치는 반도체 기판 상에 형성된 다수개의 테스트 공유 콘택으로, 다수개의 테스트 공유 콘택은 인접하여 형성된 두개씩 쌍을 이루고 있는 다수개의 테스트 공유 콘택, 다수개의 제1 테스트 배선으로, 각 제1 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 테스트 공유 콘택 상부에 형성되되 쌍을 이루는 테스트 공유 콘택 중에서는 하나의 테스트 공유 콘택과 전기적으로 연결된 다수개의 제1 테스트 배선 및 다수개의 제1 테스트 배선을 전기적으로 연결하는 제1 바디 배선을 포함하는 제1 테스트 구조물 및 다수개의 제2 테스트 배선으로, 각 제2 테스트 배선은 적어도 하나의 테스트 공유 콘택과 전기적으로 연결되도록 적어도 하나의 테스트 공유 콘택 상부에 형성되되 제1 테스트 배선이 연결되지 않은 테스트 공유 콘택과 전기적으로 연결된 다수개의 제2 테스트 배선 및 다수개의 제2 테스트 배선을 전기적으로 연결하는 제2 바디 배선을 포함하는 제2 테스트 구조물을 포함한다.
반도체 집적 회로 장치, 스태틱 메모리 셀

公开(公告)号：KR101318946B1

公开(公告)日：2013-10-17

申请号：KR1020070080267

申请日：2007-08-09

Applicant: 삼성전자주식회사

Inventor： 이선정 ,  신홍재

IPC: G11C29/00

CPC classification number: G11C29/56 ,  G01R31/2884 ,  G11C11/41 ,  G11C29/24 ,  G11C29/50008 ,  H01L22/34 ,  H01L27/105 ,  H01L27/11 ,  H01L27/1108 ,  H01L27/1116 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 테스트 장치가 제공된다. 테스트 장치는 반도체 기판 상에 일 방향으로 연장되어 형성된 제1 테스트 액티브 영역, 제1 테스트 액티브 영역과 타 방향으로 이격되어 일 방향으로 연장되어 형성된 제2 테스트 액티브 영역, 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역을 타 방향으로 가로지르도록 형성된 복수개의 테스트 게이트 라인, 테스트 게이트 라인에 인접하여 제1 및 제2 테스트 액티브 영역 상에 형성된 복수개의 테스트 콘택, 제1 및 제2 테스트 액티브 영역을 연결하여 제1 테스트 액티브 영역에 형성된 테스트 콘택과 제2 테스트 액티브 영역에 형성된 테스트 콘택을 한 쌍씩 전기적으로 연결하는 복수개의 연결 액티브 영역 및 제1 테스트 액티브 영역 또는 제2 테스트 액티브 영역 상에 인접하여 형성된 테스트 콘택을 두개씩 전기적으로 연결하는 복수개의 금속 배선을 포함하여 복수개의 테스트 콘택을 전기적으로 연결하는 오픈 콘택 체인이 형성된다.
반도체 집적 회로 장치, 스태틱 메모리 셀

公开(公告)号：KR1020110093112A

公开(公告)日：2011-08-18

申请号：KR1020100012951

申请日：2010-02-11

Applicant: 삼성전자주식회사

Inventor： 장종광 ,  지승헌 ,  신홍재 ,  정용진 ,  오영묵 ,  이주범

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823864 ,  H01L21/28079 ,  H01L21/28088 ,  H01L21/28123 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823842 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/7834 ,  H01L29/7848

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to etch a metal layer back part to eliminate metal materials remaining in a recess part, thereby preventing a defect during a gate process. CONSTITUTION: Gate insulating films(121n,121p) and gate patterns are formed on a semiconductor substrate(100). The gate patterns include a sacrificial gate electrode. An etching stopping layer(130) and an insulating layer(140) are formed on the semiconductor substrate and the gate patterns. A metal layer is formed on the entire structure by eliminating the sacrificial gate electrode. The metal layer processed by an etch back process.

Abstract translation: 目的：提供一种用于制造半导体器件的方法以蚀刻金属层背部以消除残留在凹部中的金属材料，从而防止栅极处理期间的缺陷。 构成：在半导体衬底（100）上形成栅极绝缘膜（121n，121p）和栅极图案。 栅极图案包括牺牲栅电极。 在半导体衬底和栅极图案上形成有蚀刻停止层（130）和绝缘层（140）。 通过消除牺牲栅电极在整个结构上形成金属层。 通过回蚀工艺处理的金属层。

公开(公告)号：KR1020090116477A

公开(公告)日：2009-11-11

申请号：KR1020080042451

申请日：2008-05-07

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  신홍재 ,  김재학 ,  추재욱

IPC: H01L21/31 ,  H01L21/28 ,  H01L21/324

CPC classification number: H01L21/7682 ,  H01L21/02126 ,  H01L21/02203 ,  H01L21/02271 ,  H01L21/02282 ,  H01L21/02304 ,  H01L21/02348 ,  H01L21/02351 ,  H01L21/02362 ,  H01L21/31695

Abstract: PURPOSE: A method of manufacturing a semiconductor device including an ultra low dielectric constant film is provided to suppress a possibility of stress due to shrink of a low-dielectric film by removing a pore generating material from the low dielectric film before or after forming metal interconnection. CONSTITUTION: In a method of manufacturing a semiconductor device including an ultra low dielectric constant film, an interlayer insulating film(20) includes a plurality of porogens on a substrate(10) is formed. A plurality of first pores(26a) are formed within the interlayer insulating film by removing a partial one of the plural porogens. A recess is formed by etching a part of the interlayer insulating film in which the first pores are formed. A wiring pattern is formed within the recess, and a plurality of second pores(28a) are formed within the interlayer insulating film by removing a part progen of the remainder. The interlayer insulating film includes the first porogens and the second porogens which have different decomposition temperatures.

Abstract translation: 目的：提供一种制造包括超低介电常数膜的半导体器件的方法，以通过在形成金属互连之前或之后从低电介质膜除去孔产生材料来抑制由于低电介质膜的收缩引起的应力的可能性 。 构成：在制造包括超低介电常数膜的半导体器件的方法中，层间绝缘膜（20）包括在基片（10）上的多个致孔剂。 通过除去多个致孔剂中的一部分，形成在层间绝缘膜内的多个第一孔（26a）。 通过蚀刻形成有第一孔的层间绝缘膜的一部分形成凹部。 在凹部内形成布线图案，并且通过除去其余部分的原子，在层间绝缘膜内形成多个第二孔（28a）。 层间绝缘膜包括具有不同分解温度的第一致孔剂和第二致孔剂。

公开(公告)号：KR1020090032843A

公开(公告)日：2009-04-01

申请号：KR1020070098400

申请日：2007-09-28

Applicant: 삼성전자주식회사

Inventor： 김기철 ,  신홍재 ,  박문한 ,  이화성 ,  이정덕

IPC: H01L21/336 ,  H01L29/78 ,  H01L21/20

CPC classification number: H01L21/823807 ,  H01L21/823814 ,  H01L29/1054 ,  H01L29/165 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/66636 ,  H01L29/66651 ,  H01L29/7833 ,  H01L29/7834 ,  H01L29/7848 ,  H01L29/7849

Abstract: A MOS transistor and CMOS transistor having a strained channel epi layer and methods of fabricating the transistors are provided to reduce the process cost for growing the epi layer by selectively forming the channel epi layer inside the channel trench. An N active region and a P active region are limited on an NMOS region and a PMOS region by forming the device isolation structure on a substrate(100). A pad oxide film(121) and a hard mask film(123) are formed in the substrate. N channel trench is created in the N active region by selectively etching the N active region. Transformed N channel epi layer(131) is formed within the N channel trench. The P channel trench is created in the P active region by selectively etching the P active region. A transformed P-channel epi layer(141) is formed in the P channel trench. An N gate electrode and a P gate electrode are formed by etching back the gate conductive film.

Abstract translation: 提供具有应变通道外延层的MOS晶体管和CMOS晶体管以及制造晶体管的方法，以通过选择性地在通道沟槽内形成沟道外延层来降低生长外延层的工艺成本。 通过在衬底（100）上形成器件隔离结构，N个有源区和P有源区被限制在NMOS区和PMOS区上。 在衬底中形成衬垫氧化膜（121）和硬掩模膜（123）。 通过选择性地蚀刻N个有源区域，在N个有源区域中产生N沟道沟槽。 在N沟道沟槽内形成变换的N沟道外延层（131）。 通过选择性蚀刻P活性区域，在P活性区域中产生P沟槽沟槽。 在P沟道沟槽中形成变换的P沟道外延层（141）。 通过蚀刻栅极导电膜形成N栅电极和P栅电极。