公开(公告)号：WO2007105716A1

公开(公告)日：2007-09-20

申请号：PCT/JP2007/054924

申请日：2007-03-13

Applicant: ダイキン工業株式会社 ,  岡野 貴史

Inventor： 岡野 貴史

IPC: H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0216 ,  H01L2224/48091 ,  H01L2224/48247 ,  H01L2924/181 ,  H05K1/0219 ,  H05K1/0298 ,  H05K3/429 ,  H05K2201/09536 ,  H05K2201/09636 ,  H01L2924/00014 ,  H01L2924/00012

Abstract: 　本発明は、多層積層基板に流れるリターン電流によって発生するノイズを低減する基板である。基板は、絶縁基板(2)、配線(311,312)、信号線(321,322,331,332)及びビア(323,333,341,342)を有する。配線(311,312)は、表面(21a)と表面(21b)との間で、所定の方向(90)に絶縁基板(2)の一部である絶縁板(202)を介して積層される。信号線(321,331)は表面(21a)に配され、配線(311)に対向して設けられている。信号線(322,332)は、表面(21b)に配され配線(312)に対向して設けられている。ビア(323)は、信号線(321,322)を相互に接続する。ビア(333)は、信号線(331,332)を相互に接続する。ビア(341,342)は、絶縁板(202)に設けられ、配線(311,312)を相互に接続する。そして、ビア(341)はビア(323)に近接して設けられ、ビア(342)はビア(333)に近接して設けられる。

Abstract translation: 由流过多层基板的回流产生的噪声降低的基板。 衬底具有绝缘衬底（2），布线（311,312），信号线（321,322,331,332）和通孔（323,333,341,342）。 通过作为绝缘基板（2）的一部分的绝缘板（202）沿预定方向（90）将配线（311,312）层叠在表面（21a）和表面（21b）之间。 信号线（321,331）布置在表面（21a）上并与布线（311）相对设置。 信号线（322,332）布置在表面（21b）上并与布线（312）相对设置。 通孔（323）互连信号线（321,322）.A通孔（333）互连信号线（331,332）。 通孔（341,342）设置在绝缘板（202）中并互连布线（311,312）。 通孔（341）设置在通孔（323）附近，并且通孔（342）设置在通孔（333）附近。

公开(公告)号：KR101055492B1

公开(公告)日：2011-08-08

申请号：KR1020090056001

申请日：2009-06-23

Applicant: 삼성전기주식회사

Inventor： 조원우 ,  양덕진 ,  김정수 ,  김형호

IPC: H05K1/02 ,  H05K9/00

CPC classification number: H05K1/0218 ,  H05K1/0236 ,  H05K3/429 ,  H05K2201/09618 ,  H05K2201/09627 ,  H05K2201/09636 ,  H05K2201/09718

Abstract: 본 발명은 전자기파 차단 기판에 관한 것으로서, 기판으로부터 전자기파가 방출되는 것을 차단하기 위해 기판의 모서리를 따라 형성된 전자기 밴드갭 구조물을 포함하여 전자기파의 방출을 효과적으로 차단할 수 있다.
전자기파, 밴드갭, 비아, EMI

公开(公告)号：KR101013537B1

公开(公告)日：2011-02-14

申请号：KR1020080029189

申请日：2008-03-28

Applicant: 인더스트리얼 테크놀로지 리서치 인스티튜트

Inventor： 수,치엔-민 ,  우,시-시엔 ,  리,민-린 ,  라이,신-주

IPC: H01L27/04

CPC classification number: H05K1/162 ,  H01L2224/16225 ,  H01L2924/00011 ,  H01L2924/00014 ,  H05K1/112 ,  H05K3/429 ,  H05K3/4688 ,  H05K2201/0792 ,  H05K2201/09309 ,  H05K2201/09536 ,  H05K2201/09636 ,  H05K2201/10734 ,  H01L2224/0401

Abstract: 본 발명은 적층 커패시터의 등가 직렬 인덕턴스(equivalent series inductance: ESL)를 감소시키기 위한 배선 구조에 관한 것이다. 상기 적층 커패시터는 다수의 도전성 층들, 상기 적층 커패시터의 두께 방향을 따라 연장하고 상부 도전성 층에서 하부 도전성 층으로 연장하도록 배열된 전원 비아, 및 상기 적층 커패시터의 두께 방향을 따라 연장하고 상기 상부 도전성 층에서 상기 하부 도전성 층으로 연장하도록 배열된 접지 비아를 포함한다. 상기 도전성 층들은 제1 도전성 층 한 세트와 제2 도전성 층 한 세트를 포함한다. 상기 전원 비아는 상기 제1 도전성 층들에 전기적으로 커플되며 상기 접지 비아는 상기 제2 도전성 층들에 전기적으로 커플된다. 상기 적층 커패시터는 상기 전원 비아와 상기 접지 비아 사이에 추가 비아를 더 포함한다. 상기 추가 비아는 상기 전원 비아와 상기 접지 비아보다 길이가 더 짧다. 상기 추가 비아는 상기 제1 도전성 층들 및 상기 제2 도전성 층 중 하나에 전기적으로 커플된다.
적층 커패시터, ESL, 임피던스, 인덕터, 컨덕터

公开(公告)号：KR100864468B1

公开(公告)日：2008-10-22

申请号：KR1020070053904

申请日：2007-06-01

Applicant: 후지쯔 가부시끼가이샤

Inventor： 사이토우아키요시 ,  미도리카와다케시 ,  구라이시도루 ,  구마가이지카유키 ,  후지모토마사시 ,  아베겐이치로

IPC: H05K3/46

CPC classification number: H05K1/0224 ,  H01L2924/0002 ,  H05K1/025 ,  H05K1/0253 ,  H05K1/116 ,  H05K3/4069 ,  H05K3/4602 ,  H05K3/4614 ,  H05K3/4661 ,  H05K2201/09236 ,  H05K2201/093 ,  H05K2201/09336 ,  H05K2201/0959 ,  H05K2201/09636 ,  H05K2201/09718 ,  H05K2203/0425 ,  H05K2203/063 ,  Y10T29/49117 ,  H01L2924/00

Abstract: 본 발명은 비교적 단순하게 신호 전송 특성을 개선하는 빌드업 기판, 그것을 갖는 전자 부품 및 전자 기기를 제공하는 것을 목적으로 한다.
다층 구조의 빌드업층(150)을 갖는 빌드업 기판 또는 다층 구조의 코어층(140)을 갖는 빌드업 기판에 있어서, 상기 다층 구조는 신호 배선 패턴(158)과, 신호 배선 패턴(158)에 접속된 패드(152b)와, 패드(152b)와 동일 층에서 패드(152b)의 주위에 배치된 절연부(156)와, 동일 층에서 절연부(156)의 주위에 배치된 도체(154)를 가지며, 동일 층에서 패드(152b)의 윤곽과 패드(152b)에 가장 가까운 도체(154)와의 최소 간격으로 정의되는 킵 아웃(K)(keep out)이 상기 다층 구조의 적어도 2개소에서 다른 것을 특징으로 하는 패키지 기판(130)을 제공한다.

公开(公告)号：KR1020060118605A

公开(公告)日：2006-11-23

申请号：KR1020067018637

申请日：2005-02-14

Applicant: 몰렉스 엘엘씨

Inventor： 레그니어켄트이. ,  브런커데이비드엘. ,  오그부오키리마틴유.

IPC: H05K1/09

CPC classification number: H05K1/0245 ,  H01L2223/6627 ,  H01L2924/0002 ,  H01L2924/1903 ,  H05K1/0222 ,  H05K1/0251 ,  H05K1/115 ,  H05K3/429 ,  H05K2201/044 ,  H05K2201/09236 ,  H05K2201/09609 ,  H05K2201/09636 ,  H05K2201/09718 ,  H05K2201/10189 ,  H01L2924/00

Abstract: A circuit board design is disclosed that is useful in high speed differential signal applications uses either a via arrangement or a circuit trace exit structure. In the via arrangement, sets of differential signal pair vias and an associated ground are arranged adjacent to each other in a repeating pattern. The differential signal vias of each pair are spaced closer to their associated ground via than the spacing between the adjacent differential signal pair associated ground so that differential signal vias exhibit a preference for electrically coupling to their associated ground vias. The circuit trace exit structure involves the exit portions of the circuit traces of the differential signal vias to follow a path where the traces then meet with and join to the transmission line portions of the conductive traces.

Abstract translation: 公开了一种在高速差分信号应用中使用电路布置或电路走线出口结构的电路板设计。 在通孔布置中，差分信号对通孔和相关接地的组以重复图案彼此相邻布置。 每对的差分信号通孔比相邻的差分信号对相关联的接地之间的间隔更靠近其相关联的接地间隔，使得差分信号通孔表现出对它们相关的接地通孔的电耦合的偏好。 电路走线出口结构涉及差分信号通孔的电路迹线的出口部分，以跟随路径，其中迹线然后与导电迹线的传输线部分相接合并连接到导体迹线的传输线部分。

公开(公告)号：JP2018198240A

公开(公告)日：2018-12-13

申请号：JP2017101594

申请日：2017-05-23

Applicant: 富士通株式会社

Inventor： 平野 由和 ,  三代 絹子 ,  岡田 徹

IPC: H05K1/18 ,  H05K3/34

CPC classification number: H05K3/3447 ,  H05K1/116 ,  H05K1/184 ,  H05K3/3452 ,  H05K3/422 ,  H05K3/423 ,  H05K2201/09572 ,  H05K2201/0959 ,  H05K2201/09636 ,  H05K2203/044 ,  H05K2203/045 ,  H05K2203/072 ,  H05K2203/0723

Abstract: 【課題】スルーホール内の半田上がりを向上する。 【解決手段】電子部品が半田付けされた基板は、電子部品と、基板に設けられ、前記基板を貫通するスルーホールと、前記スルーホール内に挿入された前記電子部品の端子と前記スルーホールとを接合する半田と、前記基板の第1面であって前記電子部品が置かれた第2面と反対側である該第1面に形成されたパターンと、前記パターンに重ねられた第1レジストと、前記スルーホールの周辺の前記第1レジストから前記パターンが露出している露出部と、前記パターンに重ねられ、前記スルーホールと前記露出部との間に配置された第2レジストと、を備える。 【選択図】図3

公开(公告)号：JPWO2014002763A1

公开(公告)日：2016-05-30

申请号：JP2014522524

申请日：2013-06-12

Applicant: 株式会社村田製作所

Inventor： 加藤　登 ,  登 加藤 ,  聡 石野 ,  聡 石野 ,  佐々木　純 ,  純 佐々木

IPC: H01P3/02 ,  H05K1/02 ,  H05K3/46

CPC classification number: H01P3/003 ,  H01P3/026 ,  H01P3/08 ,  H01P3/082 ,  H01P3/085 ,  H01P5/028 ,  H05K1/0225 ,  H05K1/0251 ,  H05K2201/09245 ,  H05K2201/09336 ,  H05K2201/09636 ,  H05K2201/097

Abstract: 低い周波数のノイズの発生を抑制できる高周波信号線路を提供することである。信号線路S1は、誘電体シート18の表面に設けられている線路部20と、誘電体シート18の裏面に設けられている線路部21と、線路部20と線路部21とを接続するビアホール導体b1とを含んでいる。グランド導体22は、線路部20に沿って延在しているグランド部23aを含んでいる。グランド導体24は、線路部21に沿って延在しているグランド部25aを含んでいる。ビアホール導体b3は、グランド部23a,25aを接続している。ビアホール導体b1,b3の距離は、線路部20とグランド部23aとの距離の最大値以上であり、かつ、線路部21とグランド部25aとの距離の最大値以上である。

Abstract translation: 提供一种能够抑制低频噪声的发生的一个高频信号传输线。 信号线S1连接是设置在电介质片18，设置在电介质片材18的后表面上的线部21的表面上的线部20的通路孔导体，和一个线部分20和21 和B1。 接地导体22包括沿着所述线部分20延伸出的接地部23a。 接地导体24包括沿着所述线部分21延伸的接地部分25a。 通孔导体b3被连接在接地部分23a，一个25A。 通孔导体b1的距离，b3为大于或等于线部分20和接地部分23a之间的距离的最大值，并且大于或等于所述线部分21和接地部分25a之间的距离的最大值。

公开(公告)号：JP5904856B2

公开(公告)日：2016-04-20

申请号：JP2012097572

申请日：2012-04-23

Applicant: キヤノン株式会社

Inventor： 林 靖二 ,  近藤 琢也 ,  松本 昇司

IPC: H01L23/12

CPC classification number: H05K1/0216 ,  H01L23/49827 ,  H01L23/49838 ,  H05K1/0298 ,  H05K1/11 ,  H05K1/114 ,  H05K1/116 ,  H05K1/14 ,  H05K1/162 ,  H05K1/18 ,  H01L2224/48227 ,  H05K1/0228 ,  H05K1/0242 ,  H05K2201/0939 ,  H05K2201/09418 ,  H05K2201/09454 ,  H05K2201/09463 ,  H05K2201/09636 ,  H05K2201/10378 ,  H05K2201/10674 ,  H05K2201/10734

公开(公告)号：JP5339384B2

公开(公告)日：2013-11-13

申请号：JP2011106074

申请日：2011-05-11

Applicant: 財團法人工業技術研究院

Inventor： チェン−ミン・スー ,  シー−シェン・ウー ,  ミン−リン・リー ,  シン−ジュー・ライ

IPC: H01G4/30 ,  H01G4/232 ,  H01G4/33 ,  H01L23/12

CPC classification number: H05K1/162 ,  H01L2224/16225 ,  H01L2924/00014 ,  H05K1/112 ,  H05K3/429 ,  H05K3/4688 ,  H05K2201/0792 ,  H05K2201/09309 ,  H05K2201/09536 ,  H05K2201/09636 ,  H05K2201/10734 ,  H01L2224/0401

Abstract: The present invention relates to a wiring structure for reducing the equivalent series inductance (ESL) of a laminated capacitor. The laminated capacitor comprises a number of conductive layers, a power via extending along a thickness direction of the laminated capacitor and arranged to extend from the top conductive layer to the bottom conductive layer, and a ground via extending along the thickness direction of the laminated capacitor and arranged to extend from the top conductive layer to the bottom conductive layer. The conductive layers include a set of first conductive layers and a set of second conductive layers. The power via is electrically coupled to the first conductive layers and the ground via is electrically coupled to the second conductive layers. The laminated capacitor further comprises a supplemental via between the power via and the ground via. The supplemental via is shorter in length than the power via and the ground via. The supplemental via is electrically coupled to one of the first conductive layers and the second conductive layer.

公开(公告)号：JP5168361B2

公开(公告)日：2013-03-21

申请号：JP2010546970

申请日：2008-05-26

Applicant: 日本電気株式会社

Inventor： タラス クシュタ ,  淳 堺 ,  光 古宇田

IPC: H05K1/02 ,  H05K3/46

CPC classification number: H05K1/0245 ,  H05K1/0251 ,  H05K1/116 ,  H05K3/429 ,  H05K2201/09309 ,  H05K2201/09636 ,  H05K2201/09718