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    확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법
    121.
    发明公开
    확장된 채널을 갖는 단전자 트랜지스터 및 그 공정방법 有权
    具有扩展通道的单电子晶体管及其制造方法

    公开(公告)号：KR1020110043295A

    公开(公告)日：2011-04-27

    申请号：KR1020090100345

    申请日：2009-10-21

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  이정업

    IPC: H01L29/78

    CPC classification number: H01L29/78696 ,  H01L21/02225 ,  H01L21/2255 ,  H01L29/4232

    Abstract: PURPOSE: A single electron transistor with an extended channel and a processing method thereof are provided to reduce a MOSFET current by forming a channel in a recessed silicon fin. CONSTITUTION: A silicon layer(18) is vertically recessed to have a recessed channel region on a buried oxide layer of an SOI substrate. A first gate insulating layer is formed on the channel region. A first side gate and a second side gate are separated on both edges of the channel region in a channel direction while interposing the first gate insulating layer. A control gate(66a) is formed on the buried oxide layer. The second gate insulation layer is formed between each side gate(92) and the control gate.

    Abstract translation: 目的：提供具有扩展通道的单电子晶体管及其处理方法，以通过在凹陷硅片中形成通道来减小MOSFET电流。 构成：硅层（18）被垂直凹入，以在SOI衬底的掩埋氧化物层上具有凹陷沟道区域。 在沟道区上形成第一栅极绝缘层。 第一侧栅极和第二侧栅极在沟道方向的两个边缘上分开，同时插入第一栅极绝缘层。 在掩埋氧化物层上形成控制栅极（66a）。 第二栅极绝缘层形成在每个侧栅极（92）和控制栅极之间。

    스타 구조를 갖는 반도체 소자 및 그 제조방법
    122.
    发明授权
    스타 구조를 갖는 반도체 소자 및 그 제조방법 有权
    具有堆叠式阵列结构的半导体器件及其制造方法

    公开(公告)号：KR101020099B1

    公开(公告)日：2011-03-09

    申请号：KR1020080102209

    申请日：2008-10-17

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  윤장근 ,  박일한

    IPC: H01L29/78 ,  H01L21/336

    Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직채널을 가지면서도 소스/드레인을 좌, 우측으로 형성하여 채널의 폭을 얼마든지 크게 할 수 있고, 하나의 게이트로 수직으로 적층된 하나 이상의 반도체층을 교차하거나 감싸며 지나가게 되어, 경우에 따라 바디 컨택 및 이웃 소자와 바디 공유도 가능한 싱글 게이트(Single Gate), 더블 게이트(Double Gate) 및 게이트 올 어라운드(Gate All Around: GAA) 구조 중 어느 한 구조를 가진 반도체 소자를 수직으로 복수개 형성할 수 있음으로써, 스위칭 소자 뿐만 아니라 메모리 소자에도 응용될 수 있는 적층 어레이 구조(STAR 구조)를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
    스타구조, 적층 어레이, 수직채널, 반도체, 메모리, 소자

    모스 장벽을 이용한 단전자 트랜지스터 및 그 제조방법
    123.
    发明公开
    모스 장벽을 이용한 단전자 트랜지스터 및 그 제조방법 有权
    使用MOS栅的单电子晶体管及其制造方法

    公开(公告)号：KR1020100080023A

    公开(公告)日：2010-07-08

    申请号：KR1020080138639

    申请日：2008-12-31

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  이정한

    IPC: H01L29/78 ,  H01L29/775 ,  H01L21/336

    CPC classification number: H01L29/127 ,  H01L29/66439 ,  H01L29/775

    Abstract: PURPOSE: A single electron transistor and the manufacturing method thereof using the MOS obstacle use the MOS obstacle as the tunneling barrier. The interface trap and Fermi level pinning phenomenon are prevented. CONSTITUTION: A quantum dot(24) which is to the silicon is formed on the substrate(10). The front side of the quantum dot is surrounded by the insulating layer(32). It leaves the insulating layer in interval and the source and drain are formed. While leaving the insulating layer in interval and protecting the quantum dot, the gate is formed. The silicon forming quantum dot the SOI(Silicon On Insulator).

    Abstract translation: 目的：使用MOS障碍物的单电子晶体管及其制造方法使用MOS障碍物作为隧道势垒。 阻止了接口陷阱和费米能级钉扎现象。 构成：在衬底（10）上形成硅的量子点（24）。 量子点的前侧被绝缘层（32）包围。 它使绝缘层间隔开，形成源极和漏极。 当间隔离开绝缘层并保护量子点时，形成栅极。 硅形成量子点是SOI（硅绝缘体）。

    3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법
    127.
    发明公开
    3 차원 비휘발성 메모리 소자의 초기화 방법 및 이의 프로그래밍 방법 审中-实审
    用于初始化三维非易失性存储器件的方法及其编程方法

    公开(公告)号：KR1020170053087A

    公开(公告)日：2017-05-15

    申请号：KR1020150155418

    申请日：2015-11-05

    Applicant: 에스케이하이닉스 주식회사 ,  서울대학교산학협력단

    Inventor： 박병국 ,  권대웅 ,  김도빈 ,  이상호

    IPC: G11C16/20 ,  G11C16/10 ,  G11C16/34 ,  G11C16/14

    CPC classification number: G11C16/20 ,  G11C16/0483 ,  G11C16/08 ,  G11C16/10 ,  G11C16/14 ,  G11C16/3459

    Abstract: 본발명은 3 차원비휘발성메모리소자의초기화방법및 이의프로그래밍방법에관한것이다. 본발명의일 실시예에따른 3 차원비휘발성메모리소자의초기화방법은, 복수의메모리층들중 선택된메모리층의선택된스트링선택라인에제 1 프로그램전압을인가하는제 1 프로그래밍단계; 상기선택된스트링선택라인에결합된스트링선택트랜지스터들의문턱값이타겟값에도달했는지여부를판정하는검증단계; 워드라인들중 선택된워드라인에프로그램전압을인가하여, 프로그램된스트링선택트랜지스터들이결합된각 메모리스트링의메모리셀 트랜지스터를소정의문턱값을갖도록선택적으로프로그래밍하는스크리닝트랜지스터의프로그래밍단계; 및상기프로그래밍된메모리셀 트랜지스터를스크리닝트랜지스터로서이용하고, 상기선택된스트링선택라인에제 2 프로그램전압을인가함으로써, 상기검증단계에서판별된비프로그래밍된스트링선택트랜지스터를선택적으로프로그래밍하는제 2 프로그래밍단계를포함한다.

    Abstract translation: 用于初始化三维非易失性存储器件的方法和用于对其进行编程的方法技术领域本发明涉 根据本发明实施例的初始化三维非易失性存储器件的方法包括：第一编程步骤，将第一编程电压施加到多个存储器层中所选择的一个存储器层的选择的串选择线; 验证步骤，用于确定耦合到所选择的串选择线的串选择晶体管的阈值是否已经达到目标值; 编程步骤，将编程电压施加到所述字线中选定的一个字线，以选择性地对与所述经编程的串选择晶体管耦合的每个存储器串的所述存储器单元晶体管具有预定阈值; 以及第二编程步骤，通过使用编程的存储器单元晶体管作为屏蔽晶体管并且将第二编程电压施加到所选择的串选择线来选择性地编程在验证步骤中确定的未编程的串选择晶体管 它包括。

    비대칭 듀얼게이트 구조를 갖는 반도체소자 및 그 제조방법
    128.
    发明授权
    비대칭 듀얼게이트 구조를 갖는 반도체소자 및 그 제조방법 有权
    具有不对称双门结构的半导体器件及其制造方法

    公开(公告)号：KR101707849B1

    公开(公告)日：2017-02-17

    申请号：KR1020150062734

    申请日：2015-05-04

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  김형진

    IPC: H01L29/78

    Abstract: 본발명은분리된별개의공정으로 2개의게이트를서로비대칭적구조를갖도록형성함으로써, 하나의소자에서게이트에따라서로다른전기적특성을얻을수 있어, 이를통해휘발성/비휘발성특징을모두가진메모리소자, 문턱전압을쉽게조절할수 있는 TFET, 단-장기기억전환이가능한시냅스모방소자등에다양하게활용될수 있는비대칭듀얼게이트구조를갖는반도체소자및 그제조방법을제공한다.

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