公开(公告)号：KR1020110073259A

公开(公告)日：2011-06-29

申请号：KR1020100122303

申请日：2010-12-02

Applicant: 한국전자통신연구원

Inventor： 도이미 ,  박건식 ,  박지만 ,  김동표 ,  강진영 ,  백규하

IPC: H01L51/52 ,  H05B33/26

CPC classification number: H01L51/5203 ,  H01L51/56 ,  H01L2251/56

Abstract: PURPOSE: An organic light emitting device and manufacturing method thereof are provided to adjust the interval between patterned metal electrodes, thereby maximizing light efficiency while light emitted from a light emitting layer passes between patterned metal electrodes. CONSTITUTION: A frontal electrode is coated on a substrate. A hole transfer layer(23) is coated on the frontal electrode and transfers a hole injected from the frontal electrode. A light emitting layer is coated on the hole transfer layer and emits light by combining the hole with an electron. An electron transfer layer(25) is coated on the light emitting layer and transfers an electron to the light emitting layer. A rear electrode(26) is coated on the electron transfer layer and injects an electron into the electron transfer layer. At least one of the frontal electrode and the rear electrode is formed by a patterned metal electrode so that light emitted from the light emitting layer is emitted between the patterned metal electrodes.

Abstract translation: 目的：提供一种有机发光器件及其制造方法，以调整图案化的金属电极之间的间隔，从而当从发光层发射的光通过图案化的金属电极之间时，光效达到最大。 构成：将正面电极涂覆在基材上。 空穴转移层（23）被涂覆在正面电极上，并传送从正面电极注入的空穴。 发光层涂覆在空穴转移层上，并通过将该孔与电子结合而发光。 电子转移层（25）涂覆在发光层上并将电子传递到发光层。 后电极（26）涂覆在电子转移层上，并将电子注入电子转移层。 正面电极和后电极中的至少一个由图案化的金属电极形成，使得从发光层发射的光在图案化的金属电极之间发射。

公开(公告)号：KR1020110070707A

公开(公告)日：2011-06-24

申请号：KR1020100035906

申请日：2010-04-19

Applicant: 한국전자통신연구원

Inventor： 강진영

IPC: H01L21/28 ,  H01L21/3205

CPC classification number: H01L21/76898 ,  H01L21/76831 ,  H01L21/76841 ,  H01L21/76877

Abstract: PURPOSE: A conductive via hole and method for forming a conductive via hole are provided to fill silver in a small via hole, thereby realizing a 3D lamination structure of an integrated circuit board. CONSTITUTION: A via hole structure(200) is formed on a substrate(100). The via hole structure is filled with silver(500) using reduction and precipitation reactions. An insulating film(300) electrically insulates the inside of the via hole structure from the substrate. A prevention film is formed by a metal ALD(Atomic Layer Deposition) method.

Abstract translation: 目的：提供一种用于形成导电通孔的导电通孔和用于在小通孔中填充银的方法，从而实现集成电路板的3D叠层结构。 构成：在基板（100）上形成通孔结构（200）。 通孔结构使用还原和沉淀反应填充银（500）。 绝缘膜（300）将通孔结构的内部与衬底电绝缘。 通过金属ALD（原子层沉积）法形成防止膜。

公开(公告)号：KR1020100070869A

公开(公告)日：2010-06-28

申请号：KR1020080129603

申请日：2008-12-18

Applicant: 한국전자통신연구원

Inventor： 우종창 ,  구진근 ,  김상기 ,  박종문 ,  박건식 ,  강진영

IPC: H01L21/3065 ,  H01L21/205

CPC classification number: H01L21/6833 ,  H01L21/67242 ,  H01L21/68742

Abstract: PURPOSE: A chucking/dechucking device and a method thereof are provided to prevent dechucking fault by charging and generating a surface charge of a substrate by using a ground voltage due to the surface charge of the substrate. CONSTITUTION: An electrostatic chuck(91) fixes a substrate(80) during a plasma processing. An electrostatic chuck power supply part(70) applies a constant voltage or a reverse voltage to the electrostatic chuck. A lift pin(90) is lifted from the chuck and separates the substrate from the electrostatic chuck. A charge part(72) is connected between the lift pin and the ground terminal. A controller(73) applies the electric charge charged in the charge part to the electrostatic chuck power supply part.

Abstract translation: 目的：提供一种卡盘/脱扣装置及其方法，以通过使用由于基板的表面电荷引起的接地电压进行充电和产生基板的表面电荷来防止脱扣故障。 构成：静电吸盘（91）在等离子体处理期间固定基板（80）。 静电卡盘电源部分（70）向静电卡盘施加恒定电压或反向电压。 提升销（90）从卡盘提起并将基板与静电卡盘分离。 充电部分（72）连接在升降销和接地端子之间。 控制器（73）将充电部分中充入的电荷施加到静电卡盘电源部分。

公开(公告)号：KR100928200B1

公开(公告)日：2009-11-25

申请号：KR1020070110150

申请日：2007-10-31

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  윤용선 ,  김보우 ,  강진영 ,  박종문 ,  유성욱

IPC: H01L31/101 ,  H01L29/70

CPC classification number: G01J5/20 ,  H01L21/762 ,  H01L27/1203

Abstract: 본 발명은 바이폴라 트랜지스터 기반의 비냉각형 적외선 센서 및 그의 제조 방법에 관한 것으로, 기판; 상기 기판으로부터 부유되도록 형성된 적어도 하나의 바이폴라 트랜지스터; 및 상기 적어도 하나의 바이폴라 트랜지스터의 상측면에 형성된 열 흡수층을 포함하고, 상기 적어도 하나의 바이폴라 트랜지스터 각각은 상기 열 흡수층을 통해 흡수된 열에 따라 출력값을 가변하는 것을 특징으로 하며, 이에 의하여 CMOS 공정과 양립되면서도 보다 우수한 온도 변화 감지 특성을 제공할 수 있다.
적외선 센서, 비냉각형, 바이폴라 트랜지스터

Abstract translation: 提供了基于BJT（双极结型晶体管）的非制冷IR传感器及其制造方法。 基于BJT的非制冷红外传感器包括：衬底; 至少一个BJT，其被形成为与衬底分离地浮起; 以及形成在所述至少一个BJT的上表面上的吸热层，其中所述BJT根据通过所述吸热层吸收的热量来改变输出值。 因此，可以提供一种基于BJT的非制冷IR传感器，其能够通过CMOS兼容工艺来实现并且获得更优异的温度变化检测特性。

公开(公告)号：KR100901689B1

公开(公告)日：2009-06-08

申请号：KR1020070116854

申请日：2007-11-15

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  강진영 ,  이주욱 ,  김상기

IPC: H01L29/78

Abstract: 본 발명은 고압 소자를 포함하는 반도체 회로의 제조 방법에 관한 것으로, 제1 실리콘 기판의 표면에 불순물을 이온 주입하여 딥 웰(deep n-well)을 형성하는 단계; 상기 불순물이 이온주입된 제1 실리콘 기판의 표면에 산화막을 형성하는 단계; 제2 실리콘 기판의 표면에 산화막을 형성하는 단계; 상기 제1 실리콘 기판의 산화막과 상기 제2 실리콘 기판의 산화막을 서로 밀착시킨 후 SOI(Silicon On Insulator) 본딩하여 상기 산화막들이 상기 제1 및 제2 실리콘 기판내에 매몰된 3층 구조를 가지는 SOI 기판을 형성하는 단계; 및 상기 딥 웰상에 고압 소자를 형성하는 단계를 포함하여 구성되며, 이에 의하여 반도체 회로의 제조 공정이 매우 단순화될 뿐 만 아니라 고압 소자의 항복 전압을 보다 용이하게 높여 줄 수 있게 된다.
고압소자, LDMOSFET, SOI

公开(公告)号：KR100644816B1

公开(公告)日：2006-11-15

申请号：KR1020040105702

申请日：2004-12-14

Applicant: 한국전자통신연구원

Inventor： 이자열 ,  김귀동 ,  권종기 ,  김종대 ,  강진영

IPC: H03L7/00 ,  H03L7/08

Abstract: 본 발명은 위상고정루프를 이용한 Fractional-N 주파수 합성기에 관한 것이다. 본 발명에 따른 주파수 합성기는 고차 시그마-델타 변조기, 펄스-스왈로우 방식의 다중모드 분주기, 저위상잡음을 갖는 부궤환 방식의 LC-공조 전압제어발진기를 포함한다. 이러한 구성에 의해, 본 발명의 시그마-델타 Fractional-N 주파수 합성기는 시그마-델타에 의한 노이즈 쉐이핑과 우수한 스퓨리어스 억제 기능을 가진다.
fractional-N 주파수 합성기, 위상고정루프, 시그마-델타, 펄스-스왈로우, 다중모드 분주기, LC-공조 전압제어발진기

公开(公告)号：KR1020060067128A

公开(公告)日：2006-06-19

申请号：KR1020050063105

申请日：2005-07-13

Applicant: 한국전자통신연구원

Inventor： 이상흥 ,  배현철 ,  노태문 ,  김종대 ,  김보우 ,  강진영

IPC: G06F7/50

CPC classification number: G06F7/508 ,  H03K19/20

Abstract: 본 발명은 가산기(Adder)에 관한 것으로, 특히 캐리경로를 단축시키는 회로를 가산기의 소정부분에 구성시킴으로써, 캐리 계산 속도를 빠르게 하고 다중 비트 가산시 연산속도를 향상시킬 수 있는 가산기에 관한 것이다.
본 발명에 따른 가산기는 브렌트 쿵 방식의 복수의 비트 가산기를 포함하며, 상기 복수의 비트 가산기 중 적어도 하나인 i 번째 비트 가산기는 캐리(C
i-1 )를 이용하지 아니하고, i-2 번째 캐리(C
i-2 )를 이용하여 i 번째 캐리(C
i )를 구하는 가산기 이다.
고속 가산기(덧셈기), 비트 분할, 오아(OR) 게이트, 낸드(NAND) 게이트

公开(公告)号：KR1020060062099A

公开(公告)日：2006-06-12

申请号：KR1020040100826

申请日：2004-12-03

Applicant: 한국전자통신연구원

Inventor： 배현철 ,  이승윤 ,  김상훈 ,  강진영

IPC: H01L27/06

CPC classification number: H01L21/8249

Abstract: 본 발명은 실리콘 게르마늄(SiGe) 바이시모스(Bipolar CMOS; BiCMOS) 소자의 제조 방법을 개시한다. 니켈 실리사이드 공정을 적용함으로써 이종접합 바이폴라 트랜지스터(HBT)의 고주파 특성이 향상되고, CMOS 소자의 선폭 감소에 따른 급격한 접촉저항의 증가가 방지되어 고주파 및 아날로그 특성이 우수한 이종접합 바이폴라 트랜지스터(HBT)를 CMOS 소자와 같이 집적할 수 있으며, 소오스 및 드레인이 니켈(Ni) 실리사이드층을 통해 외부의 배선과 연결되기 때문에 접촉저항이 감소되어 저전압 및 저전력의 동작이 가능해지고, 저전압의 아날로그 회로 동작에서 넓은 동작영역을 확보할 수 있다.
BiCMOS, HBT, CMOS, 니켈, 실리사이드, 에피층, 접촉저항

公开(公告)号：KR100577079B1

公开(公告)日：2006-05-10

申请号：KR1020030097052

申请日：2003-12-26

Applicant: 한국전자통신연구원

Inventor： 민봉기 ,  송영주 ,  심규환 ,  강진영 ,  조경익

IPC: H01L25/065

Abstract: 본 발명은 패키지 기술에 관한 발명이다. 특히 이종체 정렬, 적층 및 절단에 의한 집적 모듈 및 제작 방법에 관한 발명이다.
본 발명은 실리콘 기판과 같은 집적회로 원판(집적회로층)과 세라믹 기판과 같은 수동소자 적층판(수동소자층)을 정렬하여 쌓은 후 절단하는 방법으로 집적화 모듈을 얻는 방법으로, 집적형 프론트-앤드 송수신기 제작 등에 이용될 수 있다. 수동소자층에서는 안테나, 분배기, 결합기, 듀플렉서 등과 같은 수동소자를 집적화함으로써 전파의 송수신, 원하는 신호를 필터링, 높은 Q값의 인덕터 제공하는 등의 기능을 수행한다. 집적회로층은 신호의 증폭, 변조 등의 신호 처리를 하는 기능을 제공한다. 본 발명은 수동소자층과 능동소자층을 같이 집적하여 초소형의 구조가 가능하게 하고, 정렬하여 쌓은 후에 절단함으로써 개개 블록마다 별도의 RF 패키지 처리 또는 신호의 연결선 개수를 줄일 수 있어 블록 단가를 크게 낮출 수 있음을 특징으로 한다.
집적회로층, 수동소자층, 패키지, 정렬, 적층, 절단, 집적 모듈.

公开(公告)号：KR100461536B1

公开(公告)日：2004-12-16

申请号：KR1020020070748

申请日：2002-11-14

Applicant: 한국전자통신연구원

Inventor： 민봉기 ,  현석봉 ,  서동우 ,  강진영

IPC: H01F17/00

CPC classification number: H01L28/10 ,  H01F17/0006 ,  H01L27/08

Abstract: A method for arranging unit inductors of an inductor having metal wiring that can make a full use of self-inductance and mutual-inductance which are determined based on the proportion of the area of an unit inductor and the proportion of the overlapping area with another unit inductor, and an inductor adopting the unit inductor arranging method. The unit inductor arranging method, wherein the inductor includes a first unit inductor, a second inductor and a third inductor, and self-inductance magnitudes of the unit inductors are in the order of the self-inductance of the third inductor>the self-inductance of the second inductor>the self-inductance of the first inductor, includes the steps of: a) coupling one end of the second unit inductor is connected to one end of the first unit inductor and one end of the third unit inductor to the other end of the first unit inductor in order to arrange the first unit inductor between the second and third unit inductors of which mutual-inductance has the largest value in mutual-inductances between the unit inductors; b) coupling the second unit inductor to a first external terminal; and c) coupling the third unit inductor to a second external terminal.

Abstract translation: 一种用于布置具有金属布线的电感器的单位电感器的方法，所述电感器可以充分利用基于单位电感器的面积的比例和与另一个单元的重叠面积的比例确定的自感和互感 电感器以及采用该单元电感器布置方法的电感器。 所述单元电感排列方法，其中，所述电感包括第一单元电感，第二电感和第三电感，所述单元电感的自感量级大小为所述第三电感的自感量>所述自感量 包括以下步骤：a）将第二单元电感器的一端连接到第一单元电感器的一端以及将第三单元电感器的一端连接到第二单元电感器的一端 以便将第一单元电感器布置在第二单元电感器和第三单元电感器之间，其中互感具有单元电感器之间的互感最大值; b）将第二单元电感器耦合到第一外部端子; 以及c）将第三单元电感器耦合到第二外部端子。