公开(公告)号：KR1020030030526A

公开(公告)日：2003-04-18

申请号：KR1020010062698

申请日：2001-10-11

Applicant: 한국전자통신연구원

Inventor： 주철원 ,  김성진 ,  백규하 ,  이희태 ,  이상균 ,  박성수

IPC: C25D17/06

Abstract: PURPOSE: A plating apparatus having electrode ring is provided to form a plating film having a uniformed thickness by adhering the electrode ring to the upper end of a plating tank so that an electric field is uniformly distributed on the surface of wafers during electroplating. CONSTITUTION: The plating apparatus comprises a plating tank; a plural first polarity contact point rods and a second polarity contact point rod formed on the plating tank; a loop shaped electrode ring(200) which is connected to the plural first polarity contact point rods, and on the inner surface of which a plurality of stepped projections(220) are formed so that the bodies to be plated are rested on the stepped projections with the circumference of the edge of various bodies to be plated having different size being contacted with the plurality of stepped projections(220), wherein the plating apparatus further comprises a metal box arranged at the lower part of the electrode ring to be connected to the second polarity contact point rod; and a sprayer arranged at the lower part of the metal box to spray a plating solution, wherein the plating tank comprises first plating tank on which the electrode ring and metal box are mounted, and second plating tank on which the sprayer is mounted, the first and second plating tanks are separately connected to each other, wherein the plating apparatus further comprises a plating tank of which outer wall covers the plating tank, and the upper part of which is opened, and a lid installed to open or close an opening part of the plating tank outer wall, wherein a power supply terminal connected to the first and second polarity contact point rods is installed on the lower surface of the lid, wherein the residual surface of the electrode ring is coated with a chemical resistant coating material(210) except a surface on which the bodies to be plated are rested and supported and a part of the electrode ring which comes in contact with the first polarity contact point rods, and wherein the coating material(210) is Teflon or polyethylene.

Abstract translation: 目的：提供具有电极环的电镀装置，通过将电极环粘附到电镀槽的上端，使电场在电镀期间在晶片表面均匀分布，形成均匀厚度的镀膜。 构成：电镀装置包括电镀槽; 形成在镀槽上的多个第一极性接触点棒和第二极性接触点棒; 连接到多个第一极性接触点棒的环形电极环（200），并且在其内表面上形成有多个台阶突起（220），使得被电镀的体被放置在台阶突起 其特征在于，具有不同尺寸的不同体的边缘的周缘与多个台阶突起（220）接触，其中，所述电镀装置还包括布置在所述电极环的下部的金属盒， 第二极接触点棒; 以及布置在所述金属盒的下部以喷射电镀液的喷雾器，其中所述镀槽包括安装有所述电极环和金属盒的第一镀槽和安装所述喷雾器的第二镀槽，所述第一镀槽 并且第二电镀槽彼此分离连接，其中，所述电镀装置还包括电镀槽，所述电镀槽的外壁覆盖所述镀槽，并且其上部被打开;以及盖，其安装成打开或关闭所述电镀槽的开口部 电镀槽外壁，其中连接到第一和第二极性接触点杆的电源端子安装在盖的下表面上，其中电极环的残余表面涂覆有耐化学腐蚀涂层材料（210） 除了要被电镀的体被放置和支撑的表面和与第一极性接触点接触的电极环的一部分之外，其中， 涂层材料（210）是聚四氟乙烯或聚乙烯。

公开(公告)号：KR1020020054205A

公开(公告)日：2002-07-06

申请号：KR1020000083173

申请日：2000-12-27

Applicant: 한국전자통신연구원

Inventor： 김성진 ,  주철원 ,  백규하 ,  박성수 ,  이희태 ,  송민규

IPC: H01L21/60

Abstract: PURPOSE: A method for fabricating a bump is provided to minimize stress generated by the difference of a thermal expansion coefficient between a chip and a substrate, by forming the bump of a high aspect ratio. CONSTITUTION: Photoresist is coated several times to form a relatively thick photoresist. An exposure and development process is selectively performed regarding the photoresist to form a plurality of vias. A bump material is plated on the via. The photoresist is stripped. The plated bump material is reflowed to a spherical bump by a reflow method.

Abstract translation: 目的：提供一种用于制造凸块的方法，通过形成高纵横比的凸块来最小化由芯片和基板之间的热膨胀系数的差异产生的应力。 构成：将光致抗蚀剂涂覆数次以形成相对厚的光致抗蚀剂。 选择性地对光致抗蚀剂进行曝光和显影处理以形成多个通孔。 凸块材料镀在通孔上。 剥离光致抗蚀剂。 电镀凸块材料通过回流法回流到球形凸块。

公开(公告)号：KR100284586B1

公开(公告)日：2001-05-02

申请号：KR1019980023728

申请日：1998-06-23

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  윤용선 ,  진영모 ,  백규하

IPC: H01J9/02

Abstract: 본 발명은 광 콘트라스트 증가물질을 이용한 실리콘 팁을 갖는 전계방출 소자의 게이트 전극의 형상을 제조하는 방법에 관한 것으로서, 유리기판상에 폴리실리콘 혹은 비정질 실리콘을 증착하고, 실리콘 팁을 형성시킨 후 게이트 절연막(2)을 플라즈마 화학증착방법(PECVD)이나 저압 화학증착방법(LPCVD)으로 소정 두께로 저온에서 증착시키고, 그 결과물 위에 블랭크 노광에너지에 의해 조절되는 게이트 개구 형상을 형성시키기 위해 게이트 전극 금속층을 증착시키고, 이 위에 알루미늄(Al)을 사용한 게이트 전극 마스킹용 박막을 증착시킨 후 상기 게이트 전극 마스킹용 박막 위에 포토레지스트와 상기 포토레지스터 위에 도포되는 두께 차이에 따라 블랭크 노광 빛을 선별적으로 투과하여 게이트 개구 형상을 포토레지스트 상에 자동정렬하는 광 콘트라스 트 증가물질을 순차로 도포시킨 후 마스크 패턴이 없는 블랭크 노광 및 현상공정을 수행하여 게이트 개구형상을 포토레지스트상에 자기 정렬형태로 형성시키며, 상기 포토레지스트를 마스킹층으로 하여 상기 게이트 전극 마스킹용 박막을 식각한 후, 이 박막을 마스킹층으로 하여 게이트 전극 금속층을 식각하여 상기 게이트 절연막을 노출시키고, 잔류한 포토레지스트를 플라즈마를 이용하여 제거한 후, 게이트 절연 산화막의 일부를 식각용액(BOE 6:1)을 이용하여 습식식각하여 팁을 노출시킨 후, 게이트 전극을 패터닝(patterning)하고 식각함으로써, 화학 기계적 연마나 에치백 시 나타나는 게이트 배선의 단선을 해결할 수 있고, 게이트 형상크기의 불균일성을 개선할 수 있으므로 제조공정의 수율향상을 도모할 수 있으며, 반도체 공정 장비의 이용 및 � �적회로 제조공정과 양립성 있게 제작할 수 있는 효과를 갖는다.

公开(公告)号：KR1020010004089A

公开(公告)日：2001-01-15

申请号：KR1019990024695

申请日：1999-06-28

Applicant: 한국전자통신연구원

Inventor： 백규하 ,  윤용선 ,  박종문

IPC: H01L29/78

Abstract: PURPOSE: A planarized metal oxide semiconductor(MOS) field effect transistor(FET) is provided to control loss of a silicon substrate by simultaneously forming an isolation oxide layer and a metal insulating layer on the silicon substrate, and to prevent a leakage current by connecting a junction and a metal line with polycrystalline silicon. CONSTITUTION: In a metal oxide semiconductor(MOS) field effect transistor(FET), a silicon substrate(11) in a junction portion of a source and a drain is plane, and a silicon substrate under an isolation layer is plane. And, a high density source/drain junction(23) is connected to a source/drain metal line with polycrystalline silicon(24) containing impurities. A metal line is formed on gate polycrystalline silicon and on the polycrystalline silicon for connecting the source and drain.

Abstract translation: 目的：提供平面化的金属氧化物半导体（MOS）场效应晶体管（FET），以通过在硅衬底上同时形成隔离氧化物层和金属绝缘层来控制硅衬底的损耗，并通过连接来防止漏电流 一个结和一个金属线与多晶硅。 构成：在金属氧化物半导体（MOS）场效应晶体管（FET）中，源极和漏极的接合部分中的硅衬底（11）是平面，隔离层下的硅衬底是平面。 并且，高密度源极/漏极结（23）连接到具有含杂质的多晶硅（24）的源极/漏极金属线。 在栅极多晶硅和多晶硅上形成金属线，用于连接源极和漏极。

公开(公告)号：KR100238438B1

公开(公告)日：2000-01-15

申请号：KR1019960055693

申请日：1996-11-20

Applicant: 한국전자통신연구원

Inventor： 김상기 ,  백규하 ,  권광호 ,  구진근 ,  남기수

IPC: H01L21/28

Abstract: 본 발명은 금속배선용 박막의 형성방법에 관한 것으로, 특히, 반도체 소자의 금속배선용 박막으로 사용되는 알루미늄(Al)과 알루미늄/구리(AlCu)박막의 건식식각시 부식을 방지할 수 있는 금속배선용 박막을 형성하는 방법에 관한 것이다. 본 발명에 따른 금속배선용 박막의 형성방법은, 반도체 제조공정중 금속배선공정에 있어서, 유기금속화학기상증착(Metal Organic Chemical Vapor Deposition : MOCVD)법에 의해 반도체 기판(1)상에 알루미늄 또는 알루미늄/구리의 단결정 금속박막을 증착하는 과정을 포함하는 것을 특징으로 하며, 본 발명에 따르면, 금속배선용 박막의 건식식각후, 금속배선(5a)의 단면 형상이 종래기술과 달리 미끈하며, 건식식각후에도 금속배선(5a)이 전혀 부식되지 않으므로, 금속박막의 일렉트로마이그레이션(electro-migration)현상을 억제하는 효과를 가져와, 배선의 전기적 신뢰성에 매우 좋은 효과가 있다.

公开(公告)号：KR100233264B1

公开(公告)日：1999-12-01

申请号：KR1019960069287

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 노태문 ,  이대우 ,  박종문 ,  백규하 ,  구진근 ,  남기수

IPC: H01L27/02

Abstract: 아날로그 CMOS IC(집적회로: integrated circuits)에는 CMOS 소자와 수동소자(저항, 캐패시터 등)가 포함된다. 아날로그 CMOS IC를 제조하는 방법은 CMOS 소자를 제작한 후 수동소자를 제작하는 방법과 다결정실리콘을 이용하여 저항과 캐패시터의 하층 전극을 먼저 형성한 후에 캐패시터 절연막을 형성하고 게이트 절연막을 성장시킨 후 게이트 전극을 형성하여 CMOS 소자와 다결정실리콘 캐패시터를 제작하는 방법이 있다. 후자의 방법은 저항 소자를 먼저 제작하고 CMOS 소자를 제작함으로서 수동소자를 제작할 때 CMOS 소자에 미치는 영향을 줄일 수 있지만, 전체 공정이 복잡해질 뿐만아니라 CMOS 소자의 균일성과 재현성에 문제가 발생된다. 전자는 CMOS 소자를 제작하고 수동소자를 제작하기 때문에 CMOS 소자의 특성의 재현성과 균일성이 우수하게 할 수 있으나, 수동소자를 제작할 때 CMOS 소자에 영향을 미칠 수 있게 된다.
따라서 본 발명에서는 아날로그 CMOS IC 제조공에 있어서 CMOS 소자의 특성을 나쁘게 하지 않고 수동소자를 제작하는 방법에 관한 것이다. 이 방법은 CMOS 소자를 제작한 후에 산소나 기타 불순물이 투과되지 않는 질화막을 소자가 형성되는 전면에 증착후에 수동소자인 캐패시터가 형성되는 부분의 질화막을 제거하고 캐패시터 절연막을 형성한 다음에 저항과 다결정실리콘 캐패시터의 상층 전극인 다결정실리콘을 증착하여 수동소자를 제작하는 것이다. 이 방법은 캐패시터 절연막을 형성하기 위하여 다결정실리콘을 산화시키거나 저압화학증착법으로 절연막을 증착시킬 때 CMOS 소자 채널 가장자리에 산화막이 성장되거나 소자에 불순물이 도입되어 소자의 특성이 나빠지는 것을 억제할 수 있다.

公开(公告)号：KR100221552B1

公开(公告)日：1999-09-15

申请号：KR1019960064202

申请日：1996-12-11

Applicant: 한국전자통신연구원

Inventor： 백규하 ,  윤용선 ,  남기수 ,  김여환

IPC: H01L29/78

Abstract: 본 발명의 고전압 전력소자는 충간 절연막을 게이트측에서 드레인영역측으로 경사지게 형성하고, 이 충간 절연막상에 그의 일측이 게이트와 중첩(coverlap)되며, 타측이 드레인영역(33)과 접속되는 V-자형 구조를 가지는 드레인 금속 전계판을 형성한 구성을 가지고 있다.
이러한 드레인 급속 전계판을 추가로 형성한 본 발명의 전력소자는 드레인 전압이 증가할수록 금속 전계판에 가해지는 전압이 증가하고 이에 의한 수직 전계(vertical electric field)에 의해 수평전계가 감소하게 된다.
따라서, 드레인으로부터 거리에 반비례하여 수직전계를 가해줌으로사 핀치저항을 드레인 부근에 만들고, 드레인 전압이 낮은 경우 핀치저항이 발생하지 않으므로 저항 특성이 개선되어 드레인 전압이 증가할수록 드레인으로부터 핀치저항이 증가하는 특성을 가지고 있어 고 전압에 사용이 가능하다.

公开(公告)号：KR100218689B1

公开(公告)日：1999-09-01

申请号：KR1019960063139

申请日：1996-12-09

Applicant: 한국전자통신연구원

Inventor： 구진근 ,  구용서 ,  백규하 ,  남기수

IPC: H01L21/8248

Abstract: 본 발명은 반도체 소자의 제조 방법에 관한 것으로, 고내압 고주파용 아날로그/디지탈 바이폴라 소자, 디지털 회로용 CMOS 소자, 고내압용 LDMOS 및 대전류용 VDMOS 소자를 one-chip하는 공정 기술을 구현하였으며, 스마트 IC(Smart IC)의 신호 처리용으로 주로 사용되는 바이폴라 소자의 성능 향상을 위하여 PSA를 이용한 고집적도, 고주파용 PSA소자 제조 과정을 구현하였으며 동시에 20V급 이상의 고내압 바이폴라 소자의 공정 과정도 수용하였다. 또한 집적화가 용이하도록 VDMOS의 드레인 전극을 기판이 아닌 평면위에서 배선하도록 공정 설계를 하였고, 이과정에서 VDMOS의 on- 저항 특성 향상과 바이폴라 소자의 콜렉터 직렬 저항 감소를 위해 요구되는 sink 확산 공정시 측면 확산에 의한 전기적 특성 저하를 방지하기 위하여 이중 트랜치 공정을 사용한 BCD 소자의 제조 방법이 제시된다.

公开(公告)号：KR1019990052175A

公开(公告)日：1999-07-05

申请号：KR1019970071624

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박종문 ,  윤용선 ,  진영모 ,  백규하 ,  남기수

IPC: H01L21/28

Abstract: 본 발명은 반도체 소자의 제조 공정시 미세패턴이 가능한 다층 금속배선의 제조방법을 제공한다.
본 발명의 다층 금속배선 방법은 반도체 소자가 형성되어 있는 기판상에 1차 금속 배선층과 상층 금속과의 접속을 위한 필라를 형성하기 위해 필라 형성용 금속막을 차례로 적층하고, 필라 형성용 금속막상에 감광막 패턴을 형성하여 산화막을 패터닝하여 산화막 패턴을 필라 형성용 마스크 패턴으로 이용 하며, 산화막으로 식각 마스크 패턴을 형성한 후, 1차 금속 배선층의 패턴 형상을 가지는 감광막 패턴을 형성하고, 감광막 패턴을 식각 마스크로 이용하여 필라 형성용 금속막을 식각하여 1차 금속 배선의 패터닝 형상을 필라 형성용 금속막에 형성한 후, 감광막 패턴을 제거하고 산화막으로된 마스크 패턴을 식각 마스크로 이용하여, 필라 형성용 금속막과 1차 금속 배선층을 동시에 패터닝하여 필라와 1차 금속배선을 형성하는 공정에 이루어진다.
본 발명은 필라를 형성하기 위한 마스크로서 산화막을 이용하므로서 단차의 발생을 없앨 수 있어, 1층이상의 상층 금속층을 미세하게 패터닝할 수 있다.

公开(公告)号：KR1019980047270A

公开(公告)日：1998-09-15

申请号：KR1019960065746

申请日：1996-12-14

Applicant: 한국전자통신연구원

Inventor： 윤용선 ,  백규하 ,  남기수

IPC: H01L29/786

Abstract: 본 발명은 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것으로, 소오스/드레인을 자기정렬방식 및 확산방식으로 형성하여 드레인 전류의 바이어스 비대칭성을 줄이고, 얕은 접합을 이룰 수 있게 하며, 그 면적을 최대한 줄일 수 있게 하는 반도체 소자의 트랜지스터 및 그 제조방법에 관한 것이다.