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公开(公告)号：KR1020100072610A
公开(公告)日：2010-07-01
申请号：KR1020080131061
申请日：2008-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/775 , H01L31/10
CPC classification number: H01L29/122 , B82Y10/00 , H01L31/113 , Y10S977/937 , Y10S977/953
Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to detect the charge quantity of low amount suspension of power supply induced with sing photon. CONSTITUTION: A single electron box comprises a charge storage gate(120) changing charge with a first quantum dot(110) and also includes a first gate electrode(130) for controlling the electric potential of the first quantum dot on the charge storage gate. A single electron transistor comprises a second quantum dot(210) which is capacitively combined under the first quantum dot in the first quantum dot, source(220) touching in one side of the second quantum dot, a drain(230) touching other side corresponding to the one side, and a second gate electrode(240) controlling the electric potential of the second quantum dot under the second quantum dot.
Abstract translation: 目的：提供半导体器件及其制造方法，以检测由光子引起的电源的低量悬浮的电荷量。 构成：单个电子盒包括用第一量子点（110）改变电荷的电荷存储栅极（120），并且还包括用于控制电荷存储栅极上的第一量子点的电位的第一栅电极（130）。 单电子晶体管包括第二量子点（210），其在第一量子点内的第一量子点下电容性地组合，源（220）在第二量子点的一侧接触;漏极（230）接触另一侧对应 以及控制第二量子点下的第二量子点的电位的第二栅电极（240）。
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公开(公告)号：KR100951856B1
公开(公告)日：2010-04-12
申请号：KR1020070121656
申请日：2007-11-27
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1657 , G06F13/28
Abstract: 본 발명은 멀티미디어 대용량 데이터의 고속 전송 및 프로세서에 의한 주변 장치의 신속한 제어를 가능케 하는 멀티미디어 시스템용 SoC 구조에 관한 것이다. 본 발명에 따른 SoC 시스템은, 프로세서와, 복수개의 주변 장치들과, 물리적으로 분할된 복수의 메모리들과, 상기 프로세서에서 상기 주변 장치들 및 상기 메모리들로 제어 신호를 전송하기 위한 제어 버스와, 상기 프로세서, 상기 주변 장치들 및 상기 메모리들간에 데이터 송수신하기 위한 데이터 버스와, 상기 제어 버스 및 상기 데이터 버스를 상기 프로세서에 연결하기 위한 브리지와, 상기 제어 버스에 연결되며 상기 메모리 각각을 제어하기 위한 복수의 메모리 제어기들과, 상기 데이터 버스 및 상기 제어 버스에 연결되며 상기 주변 장치들과 상기 메모리들간에 데이터 송수신을 제어하기 위한 직접 메모리 액세스(DMA) 제어기와, 상기 DMA 제어기와 상기 메모리 제어기들 사이에 연결되어 동시 다중 메모리 접속을 제공하는 매트릭스 스위치를 포함한다.
시스템 온 칩(SoC), 멀티미디어, 고속 통신-
公开(公告)号：KR100935858B1
公开(公告)日：2010-01-07
申请号：KR1020070125348
申请日：2007-12-05
Applicant: 한국전자통신연구원
IPC: G06F7/57
CPC classification number: G06F7/57 , G06F7/5324 , G06F7/5338
Abstract: 본 발명은 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것으로서, 특히 가산기를 공유함으로써 명령어(Instruction)에 따라 덧셈 연산 또는 곱셈 연산을 수행할 수 있는 재구성 가능한 산술연산기 및 이를 구비한 고효율 프로세서에 관한 것이다. 본 발명에 따른 재구성 가능한 산술연산기는 승수를 인코딩하는 부스 인코더; 상기 인코딩된 승수 및 피승수에 기반하여 복수의 부분곱을 생성하는 부분곱 생성기; 상기 복수의 부분곱을 제 1 부분합 및 제 2 부분합으로 압축하는 웰러스 트리 회로; 선택신호에 따라 상기 제 1 부분합 및 제 1 덧셈 입력 중 하나를 선택하여 출력하는 제 1 먹스; 상기 선택신호에 따라 상기 제 2 부분합 및 제 2 덧셈 입력 중 하나를 선택하여 출력하는 제 2 먹스; 및 상기 제 1 먹스의 출력 및 상기 제 2 먹스의 출력을 이용하여 덧셈 연산을 수행하고 연산 결과를 출력하는 캐리 전파 가산기로 구성된다. 본 발명은 명령어에 따라 가산기 또는 곱셈기로 동작할 수 있는 산술연산기를 제공함으로써, 프로세서의 하드웨어 활용도를 높일 수 있다.
데이터패스, 산술연산기, 프로세서-
公开(公告)号：KR1020090054793A
公开(公告)日：2009-06-01
申请号：KR1020070121656
申请日：2007-11-27
Applicant: 한국전자통신연구원
CPC classification number: G06F13/1657 , G06F13/28
Abstract: An SoC(System on Chip) system for a multimedia system is provided to offer the quick control without influencing the data transmission through the efficient application of a bus structure and switch structure. An SoC comprises a processor(100), a plurality of peripheral devices(130), a plurality of memories(180), a control bus(120), a data bus(190), a bridge, a plurality of memory controllers(150), a DMA(Direct Memory Access) controller(140) and A matrix switch(170). The memory controllers control each of memories. The DMA controller controls the data transceiving between the peripheral devices and memories. The matrix switch is connected between the DMA controller and memory controllers to offer the simultaneous multiple memory access.
Abstract translation: 提供了一种用于多媒体系统的SoC（片上系统）系统，通过有效应用总线结构和开关结构，提供快速控制，而不影响数据传输。 SoC包括处理器（100），多个外围设备（130），多个存储器（180），控制总线（120），数据总线（190），桥接器，多个存储器控制器（150） ），DMA（直接存储器访问）控制器（140）和矩阵开关（170）。 存储器控制器控制每个存储器。 DMA控制器控制外围设备和存储器之间的数据收发。 矩阵开关连接在DMA控制器和存储器控制器之间，以提供同时多个存储器访问。
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公开(公告)号：KR1020080052224A
公开(公告)日：2008-06-11
申请号：KR1020070054309
申请日：2007-06-04
Applicant: 한국전자통신연구원
CPC classification number: G06F9/30036
Abstract: An SIMD(Single Instruction Multiple Data) parallel processor capable of performing an SIMD, an SISD(Single Instruction Single Data), a row and a column operation is provided to adapt efficiently instruction level parallelism by performing the SIMD, the SISD, the row and the column operation respectively according to an application field, and to have better usability, efficiency and flexibility. An SIMD parallel processor includes plural processing units connected to one another. Each processing unit includes an instruction register, an instruction decoder, a register file selection circuit, a function unit and an LSU(Load Store Unit). The instruction register stores instructions inputted via an instruction bus. The instruction decoder decodes the instructions stored by the instruction decoder, and generates a control signal for selecting one among the SIMD, the SISD, the row and the column operation in correspondence with the decoded instructions. The register file selection circuit enables a register file to be matched with the control signal and is operated for transferring data of the enabled register file to an internal output bus of the enabled register file. The function unit processes the data transferred via the internal output bus in response to the control signal. The LSU controls data IO with an external device connected to a data bus and the register file in response to the control signal.
Abstract translation: 提供能够执行SIMD，SISD（单指令单数据），行和列操作的SIMD（单指令多数据）并行处理器，以通过执行SIMD，SISD，行和 列操作分别根据应用领域，并具有更好的可用性，效率和灵活性。 SIMD并行处理器包括彼此连接的多个处理单元。 每个处理单元包括指令寄存器，指令解码器，寄存器文件选择电路，功能单元和LSU（加载存储单元）。 指令寄存器存储通过指令总线输入的指令。 指令译码器对由指令解码器存储的指令进行解码，并根据解码指令产生用于选择SIMD，SISD，行和列操作中的一个的控制信号。 寄存器文件选择电路使得寄存器文件与控制信号匹配，并且被操作用于将启用的寄存器文件的数据传送到使能的寄存器堆的内部输出总线。 功能单元响应于控制信号处理经由内部输出总线传送的数据。 LSU通过连接到数据总线的外部设备和寄存器文件来控制数据IO，以响应控制信号。
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Patent Agency Ranking
公开(公告)号：KR100835379B1
公开(公告)日：2008-06-04
申请号：KR1020060123992
申请日：2006-12-07
Applicant: 한국전자통신연구원
IPC: H01L21/02
Abstract: A chamber condition monitoring method using a quadrupole mass spectrometer is provided to reduce a manufacturing time by performing a seasoning process or monitoring a change of states. A measuring process is performed to measure dissociated ions or mass and energy distribution of reaction kinds of plasma, and density of radicals by using a quadrupole mass spectrometer. A producing process is performed to produce relative distribution of the dissociated ions, and an ionization ratio of the plasma by using the measured results. The ionization ratio of the plasma, the relative distribution and ratio of the dissociated ions, and the density of the radicals are with a normal state of a plasma apparatus(S340). A seasoning process for the process chamber is performed to change a produced value to a normal range when the determined result exceeds the normal range(S350-S380).
Abstract translation: 提供使用四极质谱仪的室状态监测方法，通过进行调味处理或监测状态的变化来减少制造时间。 使用四极质谱仪进行测量过程，以测量离子的离子或反应种类的质量和能量分布以及自由基的密度。 通过使用测定结果，进行离子化离子的相对分布和等离子体的离子化比的制造工序。 等离子体的离子化比例，离解离子的相对分布和比例以及自由基的密度与等离子体装置的正常状态（S340）相同。 当确定结果超过正常范围时，执行处理室的调味处理以将产生的值改变到正常范围（S350-S380）。
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公开(公告)号：KR100704146B1
公开(公告)日：2007-04-06
申请号：KR1020050037970
申请日：2005-05-06
Applicant: 한국전자통신연구원
IPC: H01L27/12 , H01L21/265 , H01L21/20 , B82Y10/00
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 제1 웨이퍼의 소정 깊이에 매립산화막층을 형성한 후 상기 제1 웨이퍼의 표면에 소정 두께의 산화막을 형성하는 단계와, 상기 제1 웨이퍼 상에 제2 웨이퍼를 접합시키는 단계와, 상기 제1 웨이퍼의 하부가 노출되도록 상기 산화막을 선택적으로 제거하는 단계와, 상기 매립산화막층을 식각정지층으로 이용하여 상기 노출된 제1 웨이퍼의 하부를 선택적으로 제거하는 단계와, 상기 매립산화막층을 제거하여 상기 제1 웨이퍼의 상부를 노출시킨 후, 상기 노출된 제1 웨이퍼의 상부를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 산소이온-
公开(公告)号：KR100636596B1
公开(公告)日：2006-10-23
申请号：KR1020040097665
申请日：2004-11-25
Applicant: 한국전자통신연구원
CPC classification number: G06F9/3885 , G06F1/32 , G06F1/3287 , G06F9/30141 , G06F9/30156 , G06F9/3822 , G06F9/3824 , Y02D10/171
Abstract: 본 발명은 고에너지 효율 병렬 처리 데이터 패스 구조에 관한 것으로, 특히 고에너지 효율을 위해 다수의 병렬 프로세스 유닛 및 이 프로세스 유닛을 구성하는 다수의 펑크션 유닛을 명령어에 의해 제어하여 병렬 처리로 성능을 향상시킬 수 있고, 필요한 프로세스 유닛 및 펑크션 유닛만 사용하므로 소비 전력을 줄여 에너지 효율을 향상시킬 수 있는 저 전력/고 성능 병렬 처리 데이터 패스 구조를 제공한다. 또한 간단한 명령어 포맷으로 성능과 소비 전력을 동시에 만족할 수 있는 고 에너지 효율 병렬 처리 데이터 패스 구조로서 프로그램에 의하여 하드웨어를 구성할 수 있어 하드웨어 유연성이 우수하다.
프로세서, 병렬 처리, 데이터 패스, 명령어 포맷-
公开(公告)号：KR100609382B1
公开(公告)日：2006-08-08
申请号：KR1020050034401
申请日：2005-04-26
Applicant: 한국전자통신연구원
Abstract: 본 발명은 실리콘 온 인슐레이터(Silicon On Insulator, 이하 'SOI'라 칭함) 기판의 제조방법에 관한 것으로, 표면에 산화막이 형성되고, 내부에 매립산화막층과 상기 매립산화막층의 하부에 수소매립층을 구비한 컨트롤 웨이퍼를 제작하는 단계와, 상기 컨트롤 웨이퍼의 산화막 상에 핸들 웨이퍼를 접합시키는 단계와, 상기 수소매립층 하부의 컨트롤 웨이퍼를 제거한 후 노출되는 컨트롤 웨이퍼를 소정 두께 제거하는 단계를 포함함으로써, 기존에 적용된 고비용의 화학기계적 연마(CMP)공정 등이 사용되지 않기 때문에 공정이 비교적 단순하고 실시가 용이하며, 고품질의 균일하고 초박막의 특성을 가지는 다중의 SOI 기판을 제조할 수 있는 효과가 있다.
나노 소자, 반도체, SOI, 실리콘웨이퍼, 매립산화막층, 수소매립층, 산소이온, 수소이온Abstract translation: 本发明涉及一种制造绝缘体上硅（SOI）衬底的方法，该方法包括在其表面上形成氧化膜，在其中形成埋入氧化膜层， 制造控制晶片的步骤，在控制晶片的氧化物膜上接合处理晶片的步骤，以及在除去氢包埋层下的控制晶片之后除去暴露的控制晶片的步骤， 由于不使用昂贵的化学机械抛光（CMP）工艺，可以制造多个具有相对简单且易于实施的工艺的SOI衬底以及高质量的均匀且超薄的薄膜特性。
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公开(公告)号：KR100597583B1
公开(公告)日：2006-07-06
申请号：KR1019990033493
申请日：1999-08-14
Applicant: 한국전자통신연구원
IPC: H01L27/08
Abstract: 본 발명은 반도체 기술에 관한 것으로, 특히 리튬이온 이차전지 보호회로, DC-DC 변환기, 모터 등에 사용되는 저전압 대전류 전력소자에 관한 것이며, 특히 고집적 트렌치 게이트 전력소자의 제조 방법에 관한 것이다. 본 발명은 공정을 단순화하고, 온-저항 특성을 개선할 수 있는 트렌치 게이트 전력소자 제조방법을 제공하는데 그 목적이 있다. 본 발명은 웰/소오스 형성을 위해 별도의 마스크를 사용하지 않고 트렌치 게이트 마스크만을 사용하여 먼저 웰 영역과 소오스 영역을 형성한 후 트렌치 게이트를 형성하는 기술이다. 트렌치 게이트를 중심으로 웰 영역과 소오스 영역을 형성함으로서 측면 접합 깊이가 자동으로 정렬되어 종래와 같이 웰 마스크와 소오스 마스크를 사용하여 제조하는 것에 비해 마스크 정렬 오차를 줄일 수 있어 고집적화가 가능하기 때문에 전력소자의 주요 변수인 온-저항을 낮출 수 있으며, 소요되는 마스크의 수를 6장에서 4~5장으로 줄여 공정을 단순화할 수 있다.
트렌치 게이트, 전력소자, 스페이서, 마스크, 온-저항
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