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    素子収納用パッケージおよび実装構造体
    143.
    发明申请
    素子収納用パッケージおよび実装構造体 审中-公开
    元件外壳和安装结构体

    公开(公告)号：WO2014069126A1

    公开(公告)日：2014-05-08

    申请号：PCT/JP2013/075993

    申请日：2013-09-26

    Applicant: 京セラ株式会社

    Inventor： 川頭　芳規

    IPC: H01L23/04 ,  H01L23/02 ,  H01L23/12

    CPC classification number: H05K5/0091 ,  H01L23/055 ,  H01L2924/0002 ,  H05K1/0225 ,  H05K1/115 ,  H05K1/116 ,  H05K1/181 ,  H05K5/0239 ,  H05K5/0247 ,  H05K2201/093 ,  H05K2201/09627 ,  H05K2201/09718 ,  H05K2201/2018 ,  H01L2924/00

    Abstract: 　素子収納用パッケージ２は、基板４と、枠体５と、入出力端子６を備えている。また、入出力端子６は、複数の誘電体層６ａと複数のグランド層６ｂとを交互に積層した積層体に、枠体５内に位置する上面から内部を通って枠体５外に位置する下面にまで形成された配線導体７と、下面の配線導体７に接続されたリード端子８とを有している。複数のグランド層６ｂは入出力端子６内を上下方向に通る配線導体７の周囲に非形成領域が設けられ、非形成領域は、上方から下方に向かって、第１非形成領域Ｆ１と、第１非形成領域Ｆ１よりも面積が小さい第２非形成領域Ｆ２と、第２非形成領域Ｆ２よりも面積が大きくなる第３非形成領域Ｆ３とを有している。

    Abstract translation: 元件外壳封装（2）设置有基板（4），框体（5）和输入输出端子（6）。 此外，输入输出端子（6）在通过多个电介质层（6a）和多个接地层（6b）的交替层叠而获得的层叠体上具有：布线导体（7），其形成为 从位于框体（5）内部的顶表面延伸通过内部延伸到位于框体（5）外侧的底面; 以及与底面上的布线导体（7）连接的引线端子（8）。 所述多个接地层（6b）具有设置在所述布线导体（7）周围的输入输出端子（6）内的垂直方向的非形成区域，所述非成形区域具有从顶部到底部 第一非成形区（F1）; 具有比第一非成形区域（F1）更小的表面积的第二非成形区域（F2）; 和具有比第二非成形区域（F2）更大的表面积的第三非成形区域（F3）。

    LEITERPLATTENKONTAKTIERUNG
    144.
    发明申请
    LEITERPLATTENKONTAKTIERUNG 审中-公开
    PCB连接

    公开(公告)号：WO2014029551A1

    公开(公告)日：2014-02-27

    申请号：PCT/EP2013/064544

    申请日：2013-07-10

    Applicant: ROBERT BOSCH GMBH

    Inventor： SCHAEFER, Wolfgang ,  KLOTZBUECHER, Thomas

    IPC: H05K3/32 ,  H05K3/30 ,  H05K1/11 ,  H05K3/42 ,  H05K3/34

    CPC classification number: H05K1/116 ,  H05K3/325 ,  H05K2201/09627 ,  H05K2201/0979

    Abstract: Eine Leiterplatte (100) weist eine Aussparung (102), eine Metallisierung (101) im Bereich der Aussparung und eine erste Leiterbahn (103) auf einer ersten Seite der Leiterplatte auf, die elektrisch leitfähig mit der Metallisierung verbunden ist. Auf der zweiten Seite der Leiterplatte befindet sich eine zweite Leiterbahn(107), die ebenfalls elektrisch leitfähig mit der Metallisierung (101) verbunden ist und darüber hinaus über eine Durchkontaktierung (108) elektrisch leitfähig mit der ersten Leiterbahn verbunden ist. Die Metallisierung wird zur Kontaktierung der Leiterplatte verwendet. Durch das Vorsehender zweiten Leiterbahn (107) und der Durchkontaktierung (108) kann vermieden werden, dass ein Abreißen der ersten Leiterbahn von der Metallisierung zu einer Unterbrechung des Stromkreises führt.

    Abstract translation: 一种电路板（100）具有凹部（102），在所述凹部的区域中的金属化（101）和在所述电路板的第一侧，其导电地连接到金属化的第一线（103）。 在电路板的第二侧有一个第二导体（107）也被导电地连接到金属化（101），并且还具有一个电镀通孔（108）被导电地连接到第一导体轨道。 金属化被用于接触印刷电路板。 通过设置所述第二导体（107）和通路（108）能够避免从所述金属化第一导体轨道的撕裂到电路引线的中断。

    MODUL UND ANORDNUNG ZUR MESSUNG EINES HOCHFREQUENZSTROMS DURCH EINEN LEITER
    145.
    发明申请
    MODUL UND ANORDNUNG ZUR MESSUNG EINES HOCHFREQUENZSTROMS DURCH EINEN LEITER 审中-公开
    模块和用于测量高频电流通过头

    公开(公告)号：WO2012007247A1

    公开(公告)日：2012-01-19

    申请号：PCT/EP2011/060140

    申请日：2011-06-17

    Applicant: SIEMENS AKTIENGESELLSCHAFT ,  BAUMGARTNER, Robert ,  HARTMANN, Werner ,  HERGT, Martin

    Inventor： BAUMGARTNER, Robert ,  HARTMANN, Werner ,  HERGT, Martin

    IPC: G01R15/18 ,  G01R29/08 ,  G01R31/315 ,  G01R33/028

    CPC classification number: H05K1/165 ,  G01R15/181 ,  G01R19/0092 ,  G01R33/028 ,  H01F5/003 ,  H01F38/28 ,  H05K1/0268 ,  H05K1/0298 ,  H05K2201/09627 ,  H05K2201/10151

    Abstract: Die Erfindung betrifft eine Anordnung bestehend aus Leiterplattenmodulen mit integrierten Spulen zur Messung eines Hochfrequenzstromes durch einen Leiter. Ein derartiges Leiterplattenmodul weist eine erste Platineneinheit und eine in das Modul integrierte Spule auf. Die Spule besteht aus einer Vielzahl von miteinander elektrisch verbundenen Leiterabschnitten und ist derart ausgebildet, dass bei Stromfluss durch den Leiter der Querschnitt der Spule von den Feldlinien des durch den Stromfluss hervorgerufenen Magnetfeldes durchsetzbar ist, derart, dass in der Spule eine Spannung induziert wird. Ein Teil der Leiterabschnitte der Spule ist an der Oberseite sowie an der Unterseite der Platineneinheit angeordnet, ein weiterer Teil der Leiterabschnitte ist als Durchkontaktierungen durch die Platineneinheit ausgebildet. Die Leiterabschnitte sind derart hintereinander geschaltet, dass sie die Windungen der Spule bilden, wobei Leiterabschnitte an der Oberseite und Leiterabschnitte an der Unterseite über die Durchkontaktierungen miteinander verbunden sind.

    Abstract translation: 本发明涉及一种包括具有用于测量通过导体的高频电流集成线圈电路板模块的组件。 这样的电路板模块包括第一板单元和所述线圈的集成的模块。 线圈由多个相互电连接的导体部分中的，并且被设计为使得当电流流过导体，线圈的横截面是通过将电流磁场，使得在线圈中产生感应电压的流动引起的场线执行。 线圈的导体部分的一部分被布置在顶部和在基板单元的底部，所述导体部的另一部分形成为穿过板单元电镀穿通孔。 导体部分被这样串联连接，以形成所述线圈上的底面上方，通孔彼此的顶部和导体部分连接导体部分的线匝。

    キャパシタ内蔵配線基板及び部品内蔵配線基板
    146.
    发明申请
    キャパシタ内蔵配線基板及び部品内蔵配線基板 审中-公开
    电容器配线接线基板和元器件配线基板

    公开(公告)号：WO2011074283A1

    公开(公告)日：2011-06-23

    申请号：PCT/JP2010/063208

    申请日：2010-08-04

    Applicant: 日本特殊陶業株式会社 ,  中西 直也

    Inventor： 中西　直也

    IPC: H05K3/46 ,  H01L23/12

    CPC classification number: H05K1/0231 ,  H01L23/49816 ,  H01L23/49822 ,  H01L23/49827 ,  H01L2224/16225 ,  H05K1/185 ,  H05K3/4602 ,  H05K2201/0187 ,  H05K2201/09345 ,  H05K2201/09609 ,  H05K2201/09627 ,  H05K2201/10674

    Abstract: 　ビア導体群に接続不良が生じても電位の供給経路を確保して接続信頼性の向上が 可能なキャパシタ内蔵配線基板を提供する。　本発明のキャパシタ内蔵配線基板は、コア材１１にキャパシタ５０が収容さ れ、その上下に第１／第２ビルドアップ層１２、１３が形成され、第１の電位に接続される第１ビア導体群と、第２の電位に接続される第２ビア導体群とを備えている。キャパシタ５０の表面電極層５１には第１ビア導体群に接続される第１電極パターンと第２ビア導体群に接続される複数の第２電極パターンとが形成され、第１ビルドアップ層１２の近接導体層３１には、第１ビア導体群に接続される第１導体パターンと、第２ビア導体群に接続される複数の第２導体パターンとが形成される。第２電極パターンと第２導体パターンはともに所定数のビア導体を連結するパターン形状を有するが、延伸方向が互いに直交する。

    Abstract translation: 公开了一种电容器配线基板，其即使在与通孔导体组的连接不良的情况下也能够确保电位的供给路径，能够提高连接的可靠性。 在配备有电容器的布线基板中，在芯材11中容纳电容器50，在芯部件11的上下形成有第一/第二积层（12,13），电容器 配线基板设置有：连接到第一电位的第一通孔导体组; 以及连接到第二电位的第二通路导体组。 在电容器（50）的表面电极层（51）中形成连接到第一通孔导体组的第一电极图案和连接到第二通孔导体组的多个第二电极图案。 连接到第一通孔导体组的第一导体图案和连接到第二通孔导体组的多个第二导体图案形成在与第一堆叠层（12）相邻的导电层（31）中。 第二电极图案和第二导体图案都具有连接规定数量的通路导体但具有相互正交的延伸方向的图案形状。

    非接触型受電装置
    147.
    发明申请
    非接触型受電装置 审中-公开
    无连接电力接收装置

    公开(公告)号：WO2010087317A1

    公开(公告)日：2010-08-05

    申请号：PCT/JP2010/050932

    申请日：2010-01-26

    Applicant: 株式会社村田製作所 ,  栗原 健 ,  市川 敬一

    Inventor： 栗原　健 ,  市川　敬一

    IPC: H02J17/00 ,  H05K1/02

    CPC classification number: H02J50/10 ,  H01F38/14 ,  H02J5/005 ,  H02J7/025 ,  H02J50/12 ,  H02J50/70 ,  H05K1/0216 ,  H05K1/0265 ,  H05K1/115 ,  H05K2201/0792 ,  H05K2201/09627 ,  H05K2201/097 ,  H05K2201/0979 ,  H05K2201/1003 ,  H05K2201/10166

    Abstract: 　この非接触型受電装置（５）では、基板（６）のうちの磁性体シート（９）で覆われない第２領域（Ａ２）の配線は、基板（６）の表面に形成され、配線の長さ方向に配列された第１および第２の電極（ＥＬ１）と、基板（６）の裏面に形成された第３の電極（ＥＬ２）と、第１および第３の電極（ＥＬ１，ＥＬ２）の重なった部分を接続する第１のビアホール（ＶＨ）と、第２および第３の電極（ＥＬ１，ＥＬ２）の重なった部分を接続する第２のビアホール（ＶＨ）とを含む。したがって、配線で発生する渦電流のループを小さくして渦電流損を低減できる。

    Abstract translation: 公开了一种非接触式电力接收装置（5），其中所述区域未被磁性薄片（9）覆盖的基板（6）的第二区域（A2）中的布线包括形成在第一和第二电极 基板（6）的表面沿配线的纵向配置，形成在基板（6）的背面上的第三电极（EL2），连接第一电极（6）的重叠部分的第一通孔（VH） 和第三电极（EL1，EL2）以及连接第二和第三电极（EL1，EL2）的重叠部分的第二通孔（VH）。 因此，可以使在布线中产生的涡流的回路更小，从而降低涡流损耗。

    OPTIMIZING ASIC PINOUTS FOR HIGH DENSITY INTERCONNECT (HDI)
    148.
    发明申请
    OPTIMIZING ASIC PINOUTS FOR HIGH DENSITY INTERCONNECT (HDI) 审中-公开
    优化高密度互连（HDI）的ASIC密码

    公开(公告)号：WO2008124461A1

    公开(公告)日：2008-10-16

    申请号：PCT/US2008/059200

    申请日：2008-04-03

    Applicant: CISCO TECHNOLOGY, INC. ,  BIRD, Steven C. ,  MAZAHERI, Linda M. ,  NEEDHAM, Bob ,  DUONG, Phuong Rosalynn

    Inventor： BIRD, Steven C. ,  MAZAHERI, Linda M. ,  NEEDHAM, Bob ,  DUONG, Phuong Rosalynn

    IPC: H01L21/44

    CPC classification number: H05K1/113 ,  H05K1/0231 ,  H05K2201/09227 ,  H05K2201/09536 ,  H05K2201/09627 ,  H05K2201/10734

    Abstract: Techniques for optimizing application specific integrated circuit (ASIC) and other IC pin assignment corresponding to a high density interconnect (HDI) printed circuit board (PCB) layout are provided. Applying the techniques described herein, pin assignments may be systematically and strategically planned, for example, in an effort to reduce the PCB layer count and associated cost, increase signal integrity and speed, reduce the surface area used by an ASIC and its support circuitry, reduce plane perforations, and reduce via crosstalk when compared to conventional designs with an ASIC mounted on a multilayered PCB.

    Abstract translation: 提供了用于优化专用集成电路（ASIC）和对应于高密度互连（HDI）印刷电路板（PCB）布局）的其他IC引脚分配的技术。 应用本文描述的技术，可以系统地和策略性地规划引脚分配，例如，为了减少PCB层数量和相关成本，增加信号完整性和速度，减少由ASIC及其支持电路使用的表面积， 与安装在多层PCB上的ASIC的传统设计相比，减少了平面穿孔，并减少了串扰。

    PARTIALLY PLATED THROUGH-HOLES AND ACHIEVING HIGH CONNECTIVITY IN MULTILAYER CIRCUIT BOARDS USING THE SAME
    149.
    发明申请
    PARTIALLY PLATED THROUGH-HOLES AND ACHIEVING HIGH CONNECTIVITY IN MULTILAYER CIRCUIT BOARDS USING THE SAME 审中-公开
    通过使用相同的多层电路板实现部分通孔并实现高度连接

    公开(公告)号：WO2008014068A2

    公开(公告)日：2008-01-31

    申请号：PCT/US2007/071832

    申请日：2007-06-21

    Applicant: LIQUID COMPUTING CORPORATION ,  AO, Eric, Rong

    Inventor： AO, Eric, Rong

    IPC: H05K7/00

    CPC classification number: H05K3/429 ,  H05K1/115 ,  H05K2201/044 ,  H05K2201/096 ,  H05K2201/09627 ,  H05K2201/09645

    Abstract: A multilayer midplane board has a front side and a back side and includes a first partially plated through-hole; a second partially plated through-hole spaced away from the first partially plated through-hole, and a first conductive signal track that electrically couples a selected plated section of the first partially plated through-hole directly adjacent the front side to a selected plated section of the second partially plated through-hole adjacent the back side.

    Abstract translation: 多层中平面板具有前侧和后侧，并且包括第一部分电镀的通孔; 与第一部分电镀通孔间隔开的第二部分电镀通孔以及第一导电信号轨道，该第一导电信号轨道将直接邻近前侧的第一部分电镀通孔的选定电镀部分电耦合到选定电镀部分 第二个部分电镀通孔靠近背面。

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