公开(公告)号：WO2006081352A3

公开(公告)日：2007-04-19

申请号：PCT/US2006002775

申请日：2006-01-26

Applicant: ADVANTECH GLOBAL LTD ,  BRODY THOMAS P ,  MARCANIO JOSEPH A

Inventor： BRODY THOMAS P ,  MARCANIO JOSEPH A

IPC: H01L21/4763

CPC classification number: H01L21/768 ,  H01L21/6715 ,  H01L21/67173 ,  H01L21/67207 ,  H01L21/76802 ,  H05K1/0393 ,  H05K3/143 ,  H05K3/4076 ,  H05K3/467 ,  H05K2201/0179 ,  H05K2203/1545

Abstract: A multi-layer electronic device can be formed to include an insulative substrate (212), a first vapor deposited conductor layer (312) on the insulative substrate (212), a first vapor deposited insulator layer (314) on the first conductor layer (312), the first insulator layer (314) having at least one via hole (316) therein, and a vapor deposited conductive filler (320) in the via hole (316) of the first insulator layer (314). Desirably, the conductive filler (320) is deposited in the via hole (316) of the first insulator layer (314) such that the surface of the conductive filler (320) opposite the first conductor layer (312) is substantially planar with the surface of the first insulator layer (314) opposite the first conductor layer (312).

Abstract translation: 多层电子器件可以形成为在绝缘基板（212）上包括绝缘基板（212），第一蒸镀导体层（312），第一导体层上的第一蒸镀绝缘体层（314） 312），其中具有至少一个通孔（316）的第一绝缘体层（314）和在第一绝缘体层（314）的通孔（316）中的气相沉积导电填料（320）。 期望地，导电填料（320）沉积在第一绝缘体层（314）的通孔（316）中，使得与第一导体层（312）相对的导电填料（320）的表面与表面 与第一导体层（312）相对的第一绝缘体层（314）。

公开(公告)号：WO2006101638A2

公开(公告)日：2006-09-28

申请号：PCT/US2006005839

申请日：2006-02-17

Applicant: MOTOROLA INC ,  DUNN GREGORY J ,  CROSWELL ROBERT T ,  MAGERA JAROSLAW A ,  SAVIC JOVICA ,  TUNGARE AROON V

Inventor： DUNN GREGORY J ,  CROSWELL ROBERT T ,  MAGERA JAROSLAW A ,  SAVIC JOVICA ,  TUNGARE AROON V

IPC: B44C1/22 ,  C23F1/00

CPC classification number: C23F1/40 ,  C23F1/02 ,  C23F1/32 ,  C23F1/34 ,  H05K1/162 ,  H05K3/0044 ,  H05K3/025 ,  H05K3/06 ,  H05K3/429 ,  H05K2201/0175 ,  H05K2201/0179 ,  H05K2201/09309 ,  H05K2201/09509 ,  H05K2203/025 ,  H05K2203/0746

Abstract: A method is disclosed for fabricating a patterned embedded capacitance layer. The method includes fabricating (1305, 1310) a ceramic oxide layer (510) overlying a conductive metal layer (515) overlying a printed circuit substrate (505), perforating (1320) the ceramic oxide layer within a region (705), and removing (1325) the ceramic oxide layer and the conductive metal layer in the region by chemical etching of the conductive metal layer. The ceramic oxide layer may be less than 1 micron thick.

Abstract translation: 公开了一种用于制造图案化的嵌入式电容层的方法。 该方法包括制造覆盖在印刷电路衬底（505）上的导电金属层（515）上的陶瓷氧化物层（510），在区域（705）内穿孔（1320）陶瓷氧化物层，以及去除 （1325）通过化学蚀刻导电金属层的区域中的陶瓷氧化物层和导电金属层。 陶瓷氧化物层可以小于1微米厚。

公开(公告)号：WO2006093016A1

公开(公告)日：2006-09-08

申请号：PCT/JP2006/303282

申请日：2006-02-23

Applicant: 株式会社創研 ,  川上 孝 ,  佐草 信之

Inventor： 川上 孝 ,  佐草 信之

IPC: H05K3/28 ,  H05K1/11 ,  H05K3/18

CPC classification number: H05K3/28 ,  H05K1/03 ,  H05K1/0366 ,  H05K1/038 ,  H05K1/0393 ,  H05K3/184 ,  H05K3/241 ,  H05K3/4614 ,  H05K3/4635 ,  H05K2201/0116 ,  H05K2201/0154 ,  H05K2201/0179 ,  H05K2201/029 ,  Y10T29/49155

Abstract: 　非常にフレキシブルなプリント基板を得ること。 　非導電性の材料で成る多孔質性シート又は箔に形成した導電性材料で成る回路パターン上に蒸着重合法により有機高分子膜を絶縁薄膜として形成したプリント基板、または、非導電性の多孔質性シートまたは箔にフォトレジスト層を形成する工程；前記所定フォトレジスト層に露光、現像により所定の回路パターンを形成する工程；前記回路パターンに導電性材料をメッキする工程；前記フォトレジスト層を除去する工程；及び、前記導電性の材料で成る回路パターン上に蒸着重合法により有機高分子材を絶縁薄膜として蒸着させる工程；から成るプリント基板の製造方法、によって達成する。

Abstract translation: 公开了一种不同的柔性印刷板。 具体公开了一种印刷电路板，其中通过气相沉积聚合形成有机聚合物膜作为形成在由非导电材料构成的多孔片材或箔片上的导电材料的电路图案上的绝缘薄膜。 还具体公开了一种制造印刷电路板的方法，包括在非导电多孔片或箔上形成光致抗蚀剂层的步骤; 通过曝光和显影在光致抗蚀剂层中形成预定电路图案的步骤; 用导电材料电镀电路图案的步骤; 去除光致抗蚀剂层的步骤; 以及通过气相沉积聚合法将有机聚合物材料沉积在导电材料的电路图案上作为绝缘薄膜的步骤。

公开(公告)号：WO2005114720A2

公开(公告)日：2005-12-01

申请号：PCT/US2005/017224

申请日：2005-05-16

Applicant: CALIFORNIA INSTITUTE OF TECHNOLOGY ,  UNIVERSITY OF SOUTHERN CALIFORNIA ,  RODGER, Damien C. ,  HUMAYUN, Mark ,  TAI, Yu-Chong ,  WEILAND, James D.

Inventor： RODGER, Damien C. ,  HUMAYUN, Mark ,  TAI, Yu-Chong ,  WEILAND, James D.

IPC: H01L21/50

CPC classification number: H05K1/032 ,  A61N1/04 ,  A61N1/0543 ,  A61N1/0551 ,  H05K1/0393 ,  H05K3/0041 ,  H05K3/007 ,  H05K3/048 ,  H05K3/467 ,  H05K3/4682 ,  H05K2201/0179 ,  H05K2203/016

Abstract: Method for manufacturing a parylene-based electrode array that includes an underlying parylene layer, one or more patterned electrode layers comprising a conductive material such as a metal, and one or more overlying parylene layers. The overlying parylene is etched away or otherwise processed to expose the electrodes where stimulation or recording is to occur. All other conductive material in the device is occluded from the environment by the two layers of parylene surrounding it.

Abstract translation: 制造聚对二甲苯基电极阵列的方法，其包括下面的聚对二甲苯层，一个或多个图案化的电极层，包括导电材料如金属和一个或多个上覆的聚对二甲苯层。 将上覆的聚对二甲苯蚀刻掉或以其他方式处理，以暴露要进行刺激或记录的电极。 器件中的所有其他导电材料都被围绕它的两层聚对二甲苯从环境中吸收。

公开(公告)号：WO2004068922A1

公开(公告)日：2004-08-12

申请号：PCT/JP2003/001010

申请日：2003-01-31

Applicant: 富士通株式会社 ,  小山 英樹

Inventor： 小山 英樹

IPC: H05K3/46

CPC classification number: H01L23/49822 ,  H01L23/50 ,  H01L2224/16 ,  H01L2924/09701 ,  H01L2924/3011 ,  H01P3/088 ,  H05K1/0298 ,  H05K1/112 ,  H05K1/115 ,  H05K1/162 ,  H05K3/429 ,  H05K3/4641 ,  H05K2201/0175 ,  H05K2201/0179 ,  H05K2201/093 ,  H05K2201/09309 ,  H05K2201/10674

Abstract: 多層プリント基板において、誘電体層４とその誘電体層４を挟んで対向する電源層３およびグランド層５とを有する、そのような複数の容量結合層６と、上記複数の容量結合層６に含まれる電源層３間を接続する第１のビア７と、上記複数の容量結合層６に含まれるグランド層５間を接続する第２のビア８と、を備える。

Abstract translation: 一种多层印刷电路板，包括多个电容耦合层（6），每个电容耦合层由电介质层（4）和电源层（3）和接地层（5）组成，同时夹着电介质层（4）， 连接在多个电容耦合层（6）中的电源层（3）之间的第一通孔（7）和连接在多个电容耦合层（6）中的接地层（5）之间的第二通孔（8） ）。

公开(公告)号：WO2004045262A1

公开(公告)日：2004-05-27

申请号：PCT/US2003/035501

申请日：2003-11-07

Applicant: PPG INDUSTRIES OHIO, INC.

Inventor： OLSON, Kevin, C. ,  WANG, Alan, E.

IPC: H05K3/44

CPC classification number: C09D5/4488 ,  H01L21/481 ,  H01L21/4857 ,  H01L21/486 ,  H01L23/142 ,  H01L2924/0002 ,  H01L2924/3011 ,  H05K1/056 ,  H05K3/0023 ,  H05K3/0032 ,  H05K3/0035 ,  H05K3/388 ,  H05K3/426 ,  H05K3/44 ,  H05K3/445 ,  H05K3/4608 ,  H05K2201/0179 ,  H05K2201/09554 ,  H05K2201/09609 ,  H05K2203/0582 ,  H05K2203/135 ,  Y10T29/49126 ,  Y10T29/49128 ,  Y10T29/49155 ,  Y10T29/49158 ,  Y10T29/49165 ,  H01L2924/00

Abstract: Processes for fabricating a multi-layer circuit assembly and a multi-layer circuit assembly fabricated by such processes are provided. The process includes (a) providing a substrate at least one area of which comprises a plurality of vias, these area(s) having a via density of 500 to 10,000 holes/square inch (75 to 1550 holes/square centimeter); (b) applying a dielectric coating onto all exposed surfaces of the substrate to form a conformal coating thereon; and (c) applying a layer of metal to all surfaces of the substrate. Additional processing steps such as circuitization may be included.

Abstract translation: 提供了用于制造多层电路组件的工艺和通过这些工艺制造的多层电路组件。 该方法包括（a）提供基底，其至少一个区域包括多个通孔，这些区域的通孔密度为500至10,000个孔/平方英寸（75至1550个孔/平方厘米）; （b）将介电涂层施加到所述基底的所有暴露表面上以在其上形成保形涂层; 和（c）在基片的所有表面上施加一层金属。 可以包括诸如电路化的附加处理步骤。

公开(公告)号：WO2004040604A1

公开(公告)日：2004-05-13

申请号：PCT/JP2003/013818

申请日：2003-10-29

Applicant: 三井金属鉱業株式会社 ,  横田 俊子 ,  松永 哲広 ,  高橋 進 ,  松嶋 英明 ,  山本 拓也 ,  土橋 誠

Inventor： 横田 俊子 ,  松永 哲広 ,  高橋 進 ,  松嶋 英明 ,  山本 拓也 ,  土橋 誠

IPC: H01G4/12

CPC classification number: H01G4/33 ,  H05K1/162 ,  H05K2201/0154 ,  H05K2201/0179 ,  H05K2201/0195 ,  H05K2201/0355 ,  Y10T428/12514 ,  Y10T428/12903 ,  Y10T428/24917 ,  Y10T428/24926

Abstract: スパッタリング蒸着法等を用いた薄い誘電体層の持つ電気容量の増大効果を活かしつつ、製品歩留まりを飛躍的に向上させる誘電体層付銅箔等を提供する。　銅箔２の片面に誘電体層６を備える誘電体層付銅箔１Ａ，１B において、当該誘電体層６は、銅箔２の片面上にスパッタリング蒸着法で形成した０．５μｍ厚さ以下の無機酸化物スパッタ膜であり、且つ、当該無機酸化物スパッタ膜に生成したピット状欠陥部４をポリイミド樹脂５で封孔したことを特徴とするキャパシタ層形成用の誘電体層付銅箔１Ａ，１B 等を用いる。

Abstract translation: 具有电介质层的铜箔能够在利用通过溅射沉积方法形成的薄介电层的电容增加效果的同时，极大地提高产品产率。 具有形成在铜箔的一个表面上的铜箔（2）和电介质层（6）的具有介电层（1A，1B）的铜箔的特征在于，电介质层（6）是无机氧化物溅射膜 其通过溅射沉积法形成在铜箔（2）的表面上，并且具有1.0μm或更小的厚度，并且在无机氧化物溅射膜中形成的凹坑缺陷部分（4）填充有聚酰亚胺 树脂（5）。 具有介电层（1A，1B）的铜箔用于形成电容器层。

公开(公告)号：WO2004006332A1

公开(公告)日：2004-01-15

申请号：PCT/JP2003/007827

申请日：2003-06-19

Applicant: ソニー株式会社 ,  奥洞 明彦

Inventor： 奥洞 明彦

IPC: H01L25/00

CPC classification number: H01L25/165 ,  B81C1/0023 ,  H01L23/04 ,  H01L23/10 ,  H01L23/552 ,  H01L23/564 ,  H01L24/48 ,  H01L24/81 ,  H01L25/162 ,  H01L2223/6677 ,  H01L2224/13144 ,  H01L2224/16 ,  H01L2224/48247 ,  H01L2224/73204 ,  H01L2224/81801 ,  H01L2224/83102 ,  H01L2224/92125 ,  H01L2924/00014 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01023 ,  H01L2924/01024 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01047 ,  H01L2924/01073 ,  H01L2924/01078 ,  H01L2924/01079 ,  H01L2924/01082 ,  H01L2924/014 ,  H01L2924/09701 ,  H01L2924/12042 ,  H01L2924/14 ,  H01L2924/1461 ,  H01L2924/15151 ,  H01L2924/16152 ,  H01L2924/1617 ,  H01L2924/16235 ,  H01L2924/181 ,  H01L2924/19041 ,  H01L2924/19042 ,  H01L2924/19043 ,  H01L2924/19105 ,  H01L2924/30105 ,  H01L2924/3025 ,  H05K1/0218 ,  H05K1/0237 ,  H05K1/0272 ,  H05K1/16 ,  H05K1/186 ,  H05K3/4602 ,  H05K3/4614 ,  H05K3/4697 ,  H05K2201/0179 ,  H05K2201/09072 ,  H05K2201/09981 ,  H05K2201/10053 ,  H05K2203/061 ,  H05K2203/086 ,  H05K2203/1147 ,  H05K2203/1178 ,  Y10T29/49126 ,  Y10T29/49155 ,  H01L2924/00 ,  H01L2924/00012 ,  H01L2224/45099 ,  H01L2224/45015 ,  H01L2924/207

Abstract: 　本発明は、無線通信モジュールに用いられる高周波モジュールであり、主面上に導体パターンが形成されるとともに１個以上の素子体（７）が実装された第１の有機基板（１１）と、この第１の有機基板（１１）との接合面に素子体（７）の実装領域に対応して凹陥部（２２）が形成された第２の有機基板（１２）とを備える。第１の有機基板（１１）に対して第２の有機基板（１２）を接合した状態において凹陥部（２２）により素子体（７）を封止する耐湿特性と耐酸化特性を保持した素子体収納空間部（２４）が構成されている。

Abstract translation: 一种在无线电通信模块中使用的高频模块，包括：第一有机板（11），其具有形成在所述主表面上的导体图案并且在其上安装一个或多个元件体（7）;以及第二有机基板（12） 在与第一有机基板（11）的表面接合的与元件体（7）的安装区域对应的凹部（2）。 在第二有机板（12）接合到第一有机板（11）的状态下，凹部（22）限定用于密封元件体（7）的元件体存放空间部分（24），同时保持防潮特性 和抗氧化特性。

公开(公告)号：WO03023388A8

公开(公告)日：2003-06-05

申请号：PCT/US0228020

申请日：2002-09-04

Applicant: MEDTRONIC MINIMED INC

Inventor： PENDO SHAUN ,  SHAH RAJIV ,  CHERNOFF EDWARD

IPC: A61B5/00 ,  H05K1/03 ,  H05K3/28 ,  H05K3/40 ,  G01N27/30 ,  G01N27/00

CPC classification number: H05K3/28 ,  A61B5/0006 ,  H05K1/0306 ,  H05K3/4061 ,  H05K2201/0175 ,  H05K2201/0179 ,  H05K2201/0317 ,  H05K2201/09472 ,  H05K2203/082 ,  H05K2203/085 ,  H05K2203/1147 ,  H05K2203/1476 ,  H05K2203/1572 ,  H05K2203/308

Abstract: A substrate (16) with hermetically sealed vias (18) extending from one side of the substrate to another and a method for fabricating same. The vias may be filled with a conductive material such as, for example, a fritless ink. The conductive path formed by the conductive material aids in sealing one side of the substrate from another. One sideof the substrate may include a sensing element (12) and another side of the substrate may include sensing electronics (14).

Abstract translation: 具有从衬底的一侧延伸到另一侧的气密密封通孔（18）的衬底（16）及其制造方法。 通孔可以填充有导电材料，例如无油墨。 由导电材料形成的导电路径有助于将基板的一侧与另一侧密封。 衬底的一个视图可以包括感测元件（12），并且衬底的另一侧可以包括感测电子器件（14）。

公开(公告)号：WO2003041096A1

公开(公告)日：2003-05-15

申请号：PCT/US2002/035261

申请日：2002-11-01

Applicant: H.C. STARCK INC.

Inventor： KUMAR, Prabhat ,  UHLENHUT, Henning

IPC: H01G4/10

CPC classification number: H01G9/15 ,  H01G4/10 ,  H01G11/48 ,  H05K1/162 ,  H05K2201/0179 ,  H05K2201/0329 ,  H05K2201/09763 ,  Y02E60/13

Abstract: The invention relates to a thin film capacitor containing (a) a substrate, (b) a first polymeric film comprising an electrically conductive polymer located on the substrate, (c) a pentoxide layer selected from the group consisting of tantalum pentoxide, or niobium pentoxide, and mixtures thereof, (d) a second polymeric film comprising an electrically conductive polymer located on the pentoxide layer.

Abstract translation: 本发明涉及一种薄膜电容器，其包含（a）基底，（b）第一聚合物膜，其包含位于基底上的导电聚合物，（c）五氧化物层，其选自五氧化二钽或五氧化二铌 ，及其混合物，（d）包含位于五氧化物层上的导电聚合物的第二聚合物膜。