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公开(公告)号：KR1020160100151A
公开(公告)日：2016-08-23
申请号：KR1020150022739
申请日：2015-02-13
Applicant: 삼성전자주식회사
IPC: H04L9/08
CPC classification number: H04L63/0838 , G06F21/62 , G06F21/74 , G06Q20/35765 , H04L9/3228 , H04L63/105 , H04W12/08 , H04L9/0863 , H04L9/0869
Abstract: 본발명의다양한실시예에따른전자장치의운용방법은전자장치의제1 영역에서제1 정보를수신하는동작, 상기전자장치의제1 영역에서상기제1 정보에포함된제2 정보를추출하는동작, 상기제2 정보를상기제1 영역보다보안수준이높은상기전자장치의제2 영역에저장하는동작을포함할수 있다. 이외에도명세서를통해파악되는다양한실시예가가능하다.
Abstract translation: 根据本发明的实施例，电子设备的操作方法包括以下操作：在电子设备的第一区域中接收第一信息; 提取包含在电子设备的第一区域中的第一信息中的第二信息; 以及将所述第二信息存储在具有比所述第一区域的安全级别更高的安全性的所述电子设备的第二区域中。
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公开(公告)号：KR1020150032424A
公开(公告)日：2015-03-26
申请号：KR1020130111882
申请日：2013-09-17
Applicant: 삼성전자주식회사 , 삼영순화주식회사 , 미츠비시 가스 가가쿠 가부시키가이샤
IPC: C23F1/18 , H01L21/302
CPC classification number: C23F1/18 , H01L21/32134 , H01L24/03 , H01L24/05 , H01L24/11 , H01L24/13 , H01L2224/0345 , H01L2224/0361 , H01L2224/03912 , H01L2224/0401 , H01L2224/05009 , H01L2224/05022 , H01L2224/05124 , H01L2224/05139 , H01L2224/05144 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05181 , H01L2224/05184 , H01L2224/05186 , H01L2224/0558 , H01L2224/05647 , H01L2224/11462 , H01L2224/1147 , H01L2224/11849 , H01L2224/13082 , H01L2224/13111 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2924/00014 , H01L2924/04941 , H01L2924/04953 , H01L2924/01047 , H01L2924/01029
Abstract: 본 발명의 일 실시예에 따른 구리를 함유하는 금속의 식각에 사용되는 액체 조성물은 과산화 수소 0.1 내지 10중량%, 및 시트르산 염을 포함하는 완충액 0.1 내지 10중량%를 포함하며, 4.0 내지 7.0의 pH를 갖는다.
Abstract translation: 本发明涉及一种用于蚀刻含金属铜的液体组合物及其制造方法。 更具体地，用于蚀刻含铜金属的液体组合物选择性地去除要去除的铜层，以及使用其的制造半导体器件的方法。 根据本发明的一个实施方案的液体组合物可以包括在约0.1重量％至约10重量％范围内的过氧化氢和约0.1重量％至约10重量％范围内的缓冲溶液。 缓冲溶液可以包括柠檬酸盐。 液体组合物可具有约4.0至约7.0范围内的pH。
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公开(公告)号：KR1020100109243A
公开(公告)日：2010-10-08
申请号：KR1020090027757
申请日：2009-03-31
Applicant: 삼성전자주식회사
CPC classification number: H01L23/49 , H01L23/3128 , H01L24/00 , H01L24/48 , H01L24/49 , H01L24/73 , H01L25/0652 , H01L25/0657 , H01L25/18 , H01L2224/05554 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48137 , H01L2224/48145 , H01L2224/48227 , H01L2224/48235 , H01L2224/484 , H01L2224/4911 , H01L2224/4917 , H01L2224/49171 , H01L2224/73265 , H01L2224/83191 , H01L2225/06506 , H01L2225/0651 , H01L2225/06562 , H01L2924/00014 , H01L2924/01033 , H01L2924/01047 , H01L2924/01083 , H01L2924/014 , H01L2924/15311 , H01L2924/181 , H01L2924/00 , H01L2924/00012 , H01L2224/45099 , H01L2224/05599
Abstract: PURPOSE: A semiconductor package is provided to a signal transmission route by transmitting a signal of a first semiconductor chip to a second semiconductor chip without passing the substrate. CONSTITUTION: A semiconductor package includes a first semiconductor chip(130), a second semiconductor chip(140), a first bonding wire(135), and a second bonding wire. The first semiconductor chip is laminated on the first part of the substrate. A second semiconductor chip is laminated on the second part which is different from the first part. The first bonding wire interlinks the first semiconductor chip and the second semiconductor chip. The second bonding wire is connected to the semiconductor chip and the substrate and is electrically connected to at least one of the first bonding wire.
Abstract translation: 目的：通过在不通过基板的情况下将第一半导体芯片的信号传输到第二半导体芯片，向信号传输路径提供半导体封装。 构成：半导体封装包括第一半导体芯片（130），第二半导体芯片（140），第一接合线（135）和第二接合线。 第一半导体芯片层叠在基板的第一部分上。 在与第一部分不同的第二部分上层压第二半导体芯片。 第一接合线将第一半导体芯片和第二半导体芯片互连。 第二接合线连接到半导体芯片和基板，并且电连接到第一接合线中的至少一个。
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公开(公告)号：KR100698527B1
公开(公告)日：2007-03-22
申请号：KR1020050073720
申请日：2005-08-11
Applicant: 삼성전자주식회사
CPC classification number: H01L25/0657 , H01L24/11 , H01L24/12 , H01L24/16 , H01L24/32 , H01L24/48 , H01L24/73 , H01L24/78 , H01L24/83 , H01L24/85 , H01L24/91 , H01L2224/0401 , H01L2224/05599 , H01L2224/1134 , H01L2224/1308 , H01L2224/13099 , H01L2224/16 , H01L2224/2919 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/48465 , H01L2224/48471 , H01L2224/48479 , H01L2224/73207 , H01L2224/73265 , H01L2224/78301 , H01L2224/83101 , H01L2224/83139 , H01L2224/83855 , H01L2224/8388 , H01L2224/85051 , H01L2224/85201 , H01L2224/85203 , H01L2224/85205 , H01L2224/85399 , H01L2224/85986 , H01L2224/92247 , H01L2225/0651 , H01L2225/06575 , H01L2924/00014 , H01L2924/01006 , H01L2924/01024 , H01L2924/01027 , H01L2924/01028 , H01L2924/01029 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/0665 , H01L2924/07802 , H01L2924/15787 , H01L2924/20105 , H01L2924/351 , H01L2224/85186 , H01L2924/00 , H01L2224/45099 , H01L2924/3512 , H01L2924/00012 , H01L2224/4554
Abstract: A chip stack package may include a package substrate, a plurality of semiconductor chips mounted on the package substrate, bonding wires electrically connecting the semiconductor chips to the package substrate, and spacers interposed between the adjacent semiconductor chips. Each of the spacers may include a plurality of metal bumps. The spacers may be higher than the highest point of the bonding wire from the active surface of the semiconductor chip.
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Patent Agency Ranking
公开(公告)号：KR1020070001524A
公开(公告)日：2007-01-04
申请号：KR1020050057072
申请日：2005-06-29
Applicant: 삼성전자주식회사
CPC classification number: H01L2224/32145 , H01L2224/48091 , H01L2924/15311 , H01L2924/15331 , H01L2924/00014
Abstract: A semiconductor package having a lead-free solder ball and a manufacturing method thereof are provided to improve impact characteristics with respect to a laminated semiconductor package by controlling a copper content in the lead-free solder ball. A first printed circuit board(102) has solder ball pads(106,206). Semiconductor chips(101,201) are electrically connected to the first printed circuit board. A first lead-free solder ball(103) is attached to the solder ball pad and has a copper less than 0.3 wt%. A second printed circuit board(202) is electrically connected to the first lead-free solder ball. A second lead-free solder ball(203) is electrically connected to the second printed circuit board. The first lead-free solder ball is greater than the second lead-free solder ball. The second lead-free solder ball includes a copper less than 0.5 wt%.
Abstract translation: 提供一种具有无铅焊球的半导体封装及其制造方法，以通过控制无铅焊球中的铜含量来改善相对于层叠半导体封装的冲击特性。 第一印刷电路板（102）具有焊球垫（106,206）。 半导体芯片（101,201）电连接到第一印刷电路板。 第一无铅焊球（103）附着在焊球垫上，铜的含量小于0.3wt％。 第二印刷电路板（202）电连接到第一无铅焊球。 第二无铅焊球（203）电连接到第二印刷电路板。 第一个无铅焊球大于第二个无铅焊球。 第二无铅焊球包括小于0.5重量％的铜。
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公开(公告)号：KR100541394B1
公开(公告)日：2006-01-10
申请号：KR1020030058511
申请日：2003-08-23
Applicant: 삼성전자주식회사
IPC: H01L23/48
CPC classification number: H05K3/3452 , H01L2224/10 , H05K3/243 , H05K2201/0989 , H05K2201/10734 , H05K2203/0577 , H05K2203/058
Abstract: 본 발명은 비한정(NSMD)형 볼 그리드 어레이(BGA) 패키지용 배선기판 및 그의 제조 방법에 관한 것으로, 솔더 마스크의 개방부의 경계면의 배선 패턴에 스트레스가 집중되는 것을 감소시켜 패턴 크랙을 방지할 수 있는 볼 그리드 어레이(BGA) 패키지용 배선기판에 관한 것이다. 본 발명에 따른 배선기판은 실질적인 솔더 볼 패드의 개방부인 제 2 개방부 보다는 넓게 제 1 개방부를 갖도록 제 1 솔더 마스크를 먼저 형성한 후 제 1 개방부에 노출된 솔더 볼 패드와 연결 패턴에 도금층을 형성하고, 제 1 솔더 마스크를 덮도록 제 2 솔더 마스크를 형성하되 제 1 개방부와 연결 패턴의 경계 부분을 덮을 수 있도록 제 1 개방부보다는 좁게 제 2 개방부를 갖는 제 2 솔더 마스크를 형성함으로써, 열적 스트레스에 취약한 제 1 개방부의 경계면 부분이 제 2 솔더 마스크에 덮여져 보호되기 때문에, 스트레스가 제 1 개방부의 경계면에 집중되는 것을 억제할 수 있다. 더불어 제 2 개방부의 경계면을 중심으로 양쪽에 동일하게 도금층이 형성된 연결 패턴 부분이 존재하기 때문에, 솔더 마스크가 개방된 부분과 덮인 부분의 금속 재질의 차이의 해소로 인한 스트레스를 감소시킬 수 있어 제 2 개방부의 경계면에서의 패턴 크랙을 억제할 수 있다. 또한 솔더 볼 패드를 중심으로 개방부의 내경이 다른 제 1 및 제 2 개방부가 겹쳐진 형태로 형성되기 때문에, 스트레스가 제 1 및 제 2 개방부의 경계면으로 분산되어 제 1 또는 제 2 개방부의 경계면에서의 패턴 크랙을 억제할 수 있다.
NSMD, 솔더 볼 패드, 비한정형, 크랙, 솔더 마스크-
公开(公告)号：KR1020050097586A
公开(公告)日：2005-10-10
申请号：KR1020040022666
申请日：2004-04-01
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L24/32 , H01L21/78 , H01L23/3128 , H01L24/05 , H01L24/48 , H01L24/49 , H01L24/73 , H01L25/0655 , H01L25/0657 , H01L25/50 , H01L29/0657 , H01L2224/0401 , H01L2224/04042 , H01L2224/05553 , H01L2224/05554 , H01L2224/05556 , H01L2224/05599 , H01L2224/16225 , H01L2224/32145 , H01L2224/32225 , H01L2224/48091 , H01L2224/48095 , H01L2224/48227 , H01L2224/48247 , H01L2224/48465 , H01L2224/48471 , H01L2224/48479 , H01L2224/49175 , H01L2224/4945 , H01L2224/73204 , H01L2224/73265 , H01L2224/85051 , H01L2224/85191 , H01L2224/85399 , H01L2224/85986 , H01L2224/92247 , H01L2225/0651 , H01L2225/06555 , H01L2225/06562 , H01L2225/06582 , H01L2924/00014 , H01L2924/01004 , H01L2924/01005 , H01L2924/01006 , H01L2924/01019 , H01L2924/01023 , H01L2924/01027 , H01L2924/01033 , H01L2924/01051 , H01L2924/01057 , H01L2924/01068 , H01L2924/01074 , H01L2924/01078 , H01L2924/01082 , H01L2924/014 , H01L2924/10158 , H01L2924/12042 , H01L2924/14 , H01L2924/15311 , H01L2924/15787 , H01L2924/181 , H01L2924/1815 , H01L2924/19041 , H01L2224/85186 , H01L2224/45099 , H01L2924/00 , H01L2924/3512 , H01L2924/00012 , H01L2224/4554
Abstract: 본 발명은 인덴트 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것으로, 종래의 획일적인 사각 형태의 반도체 칩을 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩으로 구현함으로써, 다양한 형태의 반도체 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지를 제공한다. 이로 인하여 인덴트 칩을 갖는 반도체 패키지 또한 다양한 형태로 구현이 가능하여, 반도체 패키지가 실장되는 기판에의 실장 밀도를 높이는 등 공간 활용효율을 높일 수 있다. 그리고 인덴트 칩을 포함한 반도체 칩들을 평면적으로 배선기판에 실장하여 멀티 칩 패키지로 구현시, 다양한 형태의 인덴트 칩을 활용함으로써 배선기판에의 실장 밀도를 높이는 등 공간활용 효율을 높일 수 있다. 또한 인덴트 칩을 적층한 멀티 칩 패키지 구현시, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에 요부를 형성함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 적층되는 인덴트 칩 두께의 합에 대응되는 두께로 칩 적층을 구현할 수 있다.
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公开(公告)号：KR1020050091932A
公开(公告)日：2005-09-16
申请号：KR1020040016414
申请日：2004-03-11
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L24/85 , H01L24/03 , H01L24/05 , H01L24/45 , H01L24/48 , H01L24/49 , H01L24/78 , H01L25/0657 , H01L2224/03 , H01L2224/0401 , H01L2224/04042 , H01L2224/05599 , H01L2224/1134 , H01L2224/32145 , H01L2224/45015 , H01L2224/45144 , H01L2224/48011 , H01L2224/48091 , H01L2224/48227 , H01L2224/48451 , H01L2224/48465 , H01L2224/48471 , H01L2224/48479 , H01L2224/48599 , H01L2224/4903 , H01L2224/49051 , H01L2224/78301 , H01L2224/85051 , H01L2224/8518 , H01L2224/85186 , H01L2224/85986 , H01L2225/0651 , H01L2924/00013 , H01L2924/00014 , H01L2924/01006 , H01L2924/01033 , H01L2924/01079 , H01L2924/01082 , H01L2924/181 , H01L2924/19107 , H01L2924/20752 , H01L2924/20753 , H01L2924/20651 , H01L2224/13099 , H01L2924/00 , H01L2924/00015 , H01L2224/4554 , H01L2224/85399
Abstract: A method and apparatus for bonding a wire and a wire bond device formed by the same are disclosed. The method includes providing a carrier with at least a first pad, providing a semiconductor chip having at least the second pad, the at least second pad being smaller than the first a pad, forming a conductive stud bump on the second pad, and forming a bonding wire that has two terminal portions, which are respectively bonded to the first pad and the stud bump to electrically connect the first pad and the second pad. The stud bump is bonded to the second pad by a ball bonding method which uses a wire that has an approximately smaller diameter than the bonding wire. Further, a prominence formed on one end of the terminal portions is provided which has an approximately larger diameter than the stud bump.
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公开(公告)号：KR100391094B1
公开(公告)日：2003-07-12
申请号：KR1020010008936
申请日：2001-02-22
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L21/568 , H01L21/6835 , H01L23/49575 , H01L24/45 , H01L24/48 , H01L24/86 , H01L25/50 , H01L2224/32245 , H01L2224/451 , H01L2224/45144 , H01L2224/48091 , H01L2224/48247 , H01L2224/73265 , H01L2224/92247 , H01L2924/00014 , H01L2924/01005 , H01L2924/01006 , H01L2924/01033 , H01L2924/01047 , H01L2924/01079 , H01L2924/01082 , H01L2924/181 , H01L2924/00 , H01L2924/00015 , H01L2224/05599 , H01L2924/00012
Abstract: 본 발명은 듀얼 다이 패키지(DDP; Dual Die Package)와 그 제조 방법에 관한 것으로서, 종래 듀얼 다이 패키지가 갖는 초박형 패키지 구현의 어려움, 제조 공정에서의 칩 손상 및 도전성 금속선의 손상과 접합 불량의 발생을 방지하기 위하여, 본 발명의 듀얼 다이 패키지는 전극패드가 형성된 활성면이 서로 반대방향을 향하도록 서로 부착되어 있는 제 1반도체 칩과 제 2반도체 칩과, 그 주변에 소정 간격으로 이격되어 배치된 복수의 리드와, 전극패드와 그에 대응되는 리드를 전기적으로 연결시키는 도전성 금속선, 및 반도체 칩들과 도전성 금속선 및 리드의 내측 부분을 봉지하는 봉지부를 포함한다. 또한, 본 발명의 듀얼 다이 패키지 제조 방법은, 패드리스 리드프레임의 일면에 테이프를 부착시키고, 그 테이프에 제 1반도체 칩을 실장시켜 1차 와이어 본딩을 진행한 후에, 제 1반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 1차 봉지 단계를 진행한다. 그리고, 패드리스 리드프레임에 부착된 테이프를 제거한 후에 제 1반도체 칩에 제 2 반도체 칩을 실장하여 2차 와이어 본딩시킨 후에 제 2반도체 칩과 도전성 금속선 및 그 도전성 금속선과의 접합 부위를 봉지시키는 2차 봉지 단계를 포함한다.
Abstract translation: 公开了具有减小的总厚度的双管芯封装和用于双管芯封装的制造方法。 双管芯封装包括第一半导体芯片和第二半导体芯片。 每个芯片具有其上形成有电极垫的有源表面。 每个芯片还包括与有源表面相对的下表面。 所述第一和所述第二芯片的下表面彼此附接。 多个引线邻近所述第一和所述第二芯片形成。 引线电连接到电极垫。 模制主体封装第一芯片和第二芯片以及引线。
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