公开(公告)号：KR100546330B1

公开(公告)日：2006-01-26

申请号：KR1020030035603

申请日：2003-06-03

Applicant: 삼성전자주식회사

Inventor： 박상욱 ,  유재민 ,  권철순 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  김주찬 ,  김국민 ,  류의열

IPC: H01L21/027

CPC classification number: H01L22/34 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 측정용 패턴을 개선하여 측정의 신뢰도를 향상시킬 수 있는 측정용 패턴을 구비하는 반도체장치 및 이를 이용한 반도체장치의 측정방법이 개시된다. 본 발명에 따른 측정용 패턴을 구비하는 반도체장치는, 반도체 집적회로가 형성되는 칩영역과 상기 칩영역을 둘러싸는 스크라이브영역을 포함하는 반도체기판; 상기 스크라이브영역 내의 상기 반도체기판의 표면에 빈 공간의 형태로 형성되며, 계측설비의 측정용 빔이 투사되는 빔영역이 포함될 수 있도록 일정한 표면 단면적을 갖는 측정용 패턴; 및 상기 측정용 패턴의 내부에, 상기 측정용 패턴의 빈 공간의 표면 단면적을 감소, 예를 들어 빔영역의 표면 단면적 대비 더미 패턴의 표면 단면적의 비율이 5% 내지 15%가 될 수 있도록 더미 패턴을 포함한다.

公开(公告)号：KR1020050020507A

公开(公告)日：2005-03-04

申请号：KR1020030058520

申请日：2003-08-23

Applicant: 삼성전자주식회사

Inventor： 김대근 ,  권철순 ,  김진우 ,  김용희 ,  김주찬 ,  류의열

IPC: H01L27/115

Abstract: PURPOSE: A method for forming a split gate electrode of an NVM(non-volatile memory) device is provided to make a gate oxide layer under a control gate of a split gate electrode have a withstand voltage with respect to a high voltage applied to the control gate and make the oxide layer in contact with a control gate sidewall smoothen a tunneling effect of electrons by making the oxide layers existing between the control gate and a floating gate and under the control gate have different thicknesses. CONSTITUTION: After a nitride layer pattern selectively exposing a polysilicon layer is formed, a spacer oxide layer with a uniform thickness is formed. An etch-back process is performed to form a spacer and a split polysilicon layer pattern and a source line is formed in the opening of the nitride layer pattern. After the exposed nitride layer pattern and the exposed polysilicon layer pattern are etched to form a split floating gate, the gate oxide layer existing in a region except the split floating gate is etched to a degree that a substrate(100) is not exposed. The second gate oxide layer with a uniform thickness is formed on the resultant structure.

Abstract translation: 目的：提供一种用于形成NVM（非易失性存储器）器件的分离栅电极的方法，以使分裂栅电极的控制栅极下方的栅极氧化层具有相对于施加到该栅极电极的高电压的耐受电压 控制栅极，并使氧化层与控制栅极侧壁接触，通过使控制栅极和浮动栅极之间以及控制栅极下方的氧化物层具有不同的厚度来平滑电子的隧道效应。 构成：在形成选择性地暴露多晶硅层的氮化物层图案之后，形成厚度均匀的间隔氧化物层。 执行回蚀处理以形成间隔物和分裂多晶硅层图案，并且在氮化物层图案的开口中形成源极线。 在暴露的氮化物层图案和暴露的多晶硅层图案被蚀刻以形成分离浮置栅极之后，存在于除了分离的浮置栅极之外的区域中的栅极氧化物层被蚀刻到基板（100）不暴露的程度。 在所得结构上形成具有均匀厚度的第二栅极氧化物层。

公开(公告)号：KR1020030069513A

公开(公告)日：2003-08-27

申请号：KR1020020009323

申请日：2002-02-21

Applicant: 삼성전자주식회사

Inventor： 조민수 ,  박상욱 ,  김대근

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7881

Abstract: PURPOSE: A method for fabricating a flash memory device is provided to smoothly transfer charges in an erasing operation by sharpening a portion between a floating gate and a control gate. CONSTITUTION: The first gate insulation layer(110), the first gate conductive layer and a mask insulation layer are formed on a substrate(100). A trench pattern is formed in the resultant structure. A trench is formed on the substrate and the inside of the trench is filled with a silicon insulation layer. The mask insulation layer is removed. A silicon nitride layer is formed on the substrate and the first gate pattern is formed in the silicon nitride layer. A polysilicon spacer is formed on the sidewall of the silicon nitride layer. A predetermined oxide layer is formed on the exposed surface of the polysilicon spacer and the first gate conductive layer. The first gate pattern is formed in the first gate conductive layer while a silicon insulation layer spacer is formed on the sidewall of the patterned silicon nitride layer. The gap between the silicon insulation layer spacers of the first gate conductive layer patterns is filled with a conductive layer to form a contact fill(210). The mask insulation layer is removed and a sidewall oxide layer(220) is formed on the sidewall of the first gate conductive layer. The second gate conductive layer(230) and a silicon nitride layer are formed. The second gate pattern is formed in the second gate conductive layer and the silicon nitride layer.

Abstract translation: 目的：提供一种制造闪速存储器件的方法，用于通过锐化浮动栅极和控制栅极之间的部分来在擦除操作中平滑地传送电荷。 构成：第一栅极绝缘层（110），第一栅极导电层和掩模绝缘层形成在基板（100）上。 在所得结构中形成沟槽图案。 在衬底上形成沟槽，并且沟槽的内部填充有硅绝缘层。 去除掩模绝缘层。 在衬底上形成氮化硅层，在氮化硅层中形成第一栅极图案。 在氮化硅层的侧壁上形成多晶硅间隔物。 在多晶硅间隔物和第一栅极导电层的暴露表面上形成预定的氧化物层。 第一栅极图案形成在第一栅极导电层中，而硅绝缘层间隔物形成在图案化氮化硅层的侧壁上。 第一栅极导电层图案的硅绝缘层间隔物之间​​的间隙填充有导电层以形成接触填充物（210）。 去除掩模绝缘层，并且在第一栅极导电层的侧壁上形成侧壁氧化物层（220）。 形成第二栅极导电层（230）和氮化硅层。 第二栅极图案形成在第二栅极导电层和氮化硅层中。

公开(公告)号：KR1020090002598A

公开(公告)日：2009-01-09

申请号：KR1020070066089

申请日：2007-07-02

Applicant: 삼성전자주식회사

Inventor： 박성준 ,  김태진 ,  박영혜 ,  김대근

IPC: B41J2/015 ,  B41J2/01

CPC classification number: B41J2/14129 ,  B41J2/1603 ,  B41J2/1628 ,  B41J2/1629 ,  B41J2/1631 ,  B41J2/1645 ,  B41J2002/14387 ,  Y10T29/49401

Abstract: An inkjet printhead and method of manufacturing thereof is provided to allow printing work to be accomplished well and a heating element to be stably activated despite variation of current. An inkjet printhead comprises a substrate(31), an insulation layers(32,33) having a recess(43), equipped on the substrate; a heating element(36) whose top surface is concavely bent, provided on top of the recess; an electrode(37) contacting with the heating element in order to apply current to the heating element; a chamber layer(38) equipped on the top of the heating element; and a nozzle layer(39) having a nozzle(42), equipped on the top of the chamber layer.

Abstract translation: 提供一种喷墨打印头及其制造方法，以使印刷工作能够很好地完成，并且加热元件尽管有电流的变化而被稳定地激活。 喷墨打印头包括基板（31），具有设置在基板上的凹部（43）的绝缘层（32,33） 设置在所述凹部的顶部上的顶面凹形弯曲的加热元件（36） 与所述加热元件接触以便向所述加热元件施加电流的电极（37）; 设置在所述加热元件的顶部上的室层（38）; 以及具有喷嘴（42）的喷嘴层（39），其设置在室层的顶部。

公开(公告)号：KR100525005B1

公开(公告)日：2005-10-31

申请号：KR1020040031671

申请日：2004-05-06

Applicant: 삼성전자주식회사

Inventor： 류의열 ,  권철순 ,  김진우 ,  김용희 ,  김대근 ,  김주찬

IPC: H01L21/8247

Abstract: 액티브 영역 및 플로팅 게이트 전극의 미스얼라인을 방지할 수 있는 스플릿 게이트형 플래쉬 메모리 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 스플릿 게이트형 플래쉬 메모리 소자의 제조방법은, 반도체 기판상에 게이트 산화막 및 플로팅 게이트용 도전층을 순차적으로 적층하고, 상기 플로팅 게이트용 도전층이 형성된 상태에서 상기 반도체 기판의 소정 영역에 소자 분리막을 형성하여, 액티브 영역을 한정한다. 다음, 상기 액티브 영역상의 플로팅 게이트용 도전층의 소정 부분을 산화하여, 국부 산화막을 형성한다. 상기 국부 산화막의 형태로 플로팅 게이트용 도전층을 패터닝하여 플로팅 게이트 전극용 구조체를 형성한다.

公开(公告)号：KR1020040013529A

公开(公告)日：2004-02-14

申请号：KR1020020046499

申请日：2002-08-07

Applicant: 삼성전자주식회사

Inventor： 권철순 ,  유재민 ,  김진우 ,  박재현 ,  김용희 ,  이돈우 ,  김대근 ,  박상욱 ,  김주찬 ,  김국민 ,  조민수 ,  류의열

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A method for fabricating a split-gate flash memory device is provided to prevent resistance from being reduced by a decreased area of a wordline by forming a vertical sidewall of the wordline and by making the width of the sidewall of the wordline uniform. CONSTITUTION: The first spacer surrounds a floating gate. The first junction region of a predetermined conductivity type is formed in the substrate, overlapping the first spacer. The first conductive line is formed on the first junction region, contacting the first spacer. A semiconductor substrate having an opposite conductivity type to the first junction region is prepared. The first insulation layer, the first conductive layer, the second insulation layer and the third insulation layer are sequentially formed on the substrate. The third insulation layer is etched to expose the second insulation layer. The exposed second insulation layer is eliminated. The remaining third insulation layer is removed. The first conductive layer and the second insulation layer are etched by a predetermined thickness to expose a part of the first conductive line and the first conductive layer. The fourth insulation layer is formed in a part of the first conductive line and the first conductive layer. The remaining second insulation layer is eliminated to expose the first conductive layer. The second insulation layer is removed by using the fourth insulation layer as a mask so that the exposed first insulation layer and the exposed conductive layer are etched to form the second gate insulation layer and the wordline.

Abstract translation: 目的：提供一种用于制造分闸式快闪存储器件的方法，以通过形成字线的垂直侧壁并使字线的侧壁的宽度均匀来防止字线减小的面积减小。 构成：第一个间隔围绕一个浮动门。 在衬底中形成预定导电类型的第一结区，与第一间隔物重叠。 第一导电线形成在第一接合区域上，与第一间隔物接触。 制备具有与第一结区相反的导电类型的半导体衬底。 第一绝缘层，第一导电层，第二绝缘层和第三绝缘层依次形成在基板上。 蚀刻第三绝缘层以露出第二绝缘层。 暴露的第二绝缘层被消除。 剩下的第三绝缘层被去除。 第一导电层和第二绝缘层被蚀刻预定厚度以暴露第一导电线和第一导电层的一部分。 第四绝缘层形成在第一导电线和第一导电层的一部分中。 消除剩余的第二绝缘层以露出第一导电层。 通过使用第四绝缘层作为掩模去除第二绝缘层，使得暴露的第一绝缘层和暴露的导电层被蚀刻以形成第二栅极绝缘层和字线。

公开(公告)号：KR1020030059950A

公开(公告)日：2003-07-12

申请号：KR1020020000503

申请日：2002-01-04

Applicant: 삼성전자주식회사

Inventor： 김대근 ,  김동준 ,  김진우 ,  박재현 ,  김용희 ,  김국민 ,  조민수 ,  류의열

IPC: H01L21/8247

Abstract: PURPOSE: A method for manufacturing a split gate flash memory device is provided to be capable of uniformly conserving the line width of a select gate electrode by using an oxide pattern having a uniform thickness. CONSTITUTION: A floating gate electrode(104a), a pair of spacers(108), a source region(110), and a source line(112) are sequentially formed on a semiconductor substrate(100). After sequentially forming a gate oxide layer(114), a select gate conductive layer(116), an anti-reflective coating, and a silicon nitride layer on the resultant structure, a CMP(Chemical Mechanical Polishing) process is carried out on the resultant structure for exposing the surface of the source line. Then, residual anti-reflective coating is selectively removed. An oxide pattern(132) is selectively formed on the resultant structure by carrying out a thermal oxidation process at the resultant structure. Then, a select gate electrode is completed by etching the select gate conductive layer using the oxide pattern as an etching mask.

Abstract translation: 目的：提供一种用于制造分离栅闪存器件的方法，其能够通过使用具有均匀厚度的氧化物图案来均匀地保持选择栅电极的线宽。 构成：在半导体衬底（100）上依次形成浮栅电极（104a），一对间隔物（108），源极区（110）和源极线（112）。 在所得结构上依次形成栅极氧化物层（114），选择栅极导电层（116），抗反射涂层和氮化硅层之后，对所得到的结果进行CMP（化学机械抛光）处理 用于暴露源极线表面的结构。 然后，选择性地除去残留的抗反射涂层。 通过在所得结构下进行热氧化处理，在所得结构上选择性地形成氧化物图案（132）。 然后，通过使用氧化物图案作为蚀刻掩模蚀刻选择栅极导电层来完成选择栅电极。

公开(公告)号：KR1020030010212A

公开(公告)日：2003-02-05

申请号：KR1020010045070

申请日：2001-07-26

Applicant: 삼성전자주식회사

Inventor： 조민수 ,  김동준 ,  류의열 ,  김대근 ,  김용희 ,  하상록 ,  김광복 ,  남정림 ,  김경현

IPC: H01L21/3105

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L29/66553

Abstract: PURPOSE: A method for planarizing a non-volatile memory is provided to remove a stepper portion between a cell region of a flash memory device and a peripheral region of a logic device in a process for forming a word line. CONSTITUTION: A floating gate structure is formed on a cell region of a semiconductor substrate(100). A conductive layer(113) is formed on the floating gate structure and the semiconductor substrate(100). A hard mask layer is formed on the conductive layer(113). The first insulating layer is formed on the hard mask layer. The first insulating layer is removed from the cell region. The first insulating layer pattern is formed on a peripheral region. The hard mask layer is removed from the cell region. The second insulating layer(125) is formed on the first insulating layer pattern. The cell region and the peripheral region are planarized by removing the second insulating layer(125) and the first insulating layer pattern. A word line is formed on both sidewalls of the floating gate structure by patterning the conductive layer(113). A gate of a logic device is formed on the peripheral region.

Abstract translation: 目的：提供用于平坦化非易失性存储器的方法，以在形成字线的过程中去除闪速存储器件的单元区域与逻辑器件的外围区域之间的步进器部分。 构成：在半导体衬底（100）的单元区域上形成浮栅结构。 在浮栅结构和半导体衬底（100）上形成导电层（113）。 在导电层（113）上形成硬掩模层。 第一绝缘层形成在硬掩模层上。 第一绝缘层从电池区域移除。 第一绝缘层图案形成在周边区域上。 从单元区域去除硬掩模层。 第二绝缘层（125）形成在第一绝缘层图案上。 通过去除第二绝缘层（125）和第一绝缘层图案来平坦化单元区域和周边区域。 通过图案化导电层（113），在浮栅结构的两个侧壁上形成字线。 逻辑器件的栅极形成在周边区域上。

公开(公告)号：KR1020050118939A

公开(公告)日：2005-12-20

申请号：KR1020040044097

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 류의열 ,  권철순 ,  김진우 ,  김용희 ,  김대근 ,  김주찬

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L29/42324 ,  H01L29/7885

Abstract: 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 소자는 플로팅 게이트 및 콘트롤 게이트를 형성하기 전에 반도체 기판상에 마스크 패턴을 형성한 후, 상기 마스크 패턴의 측벽에 의하여 자기정렬되도록 플로팅 게이트 및 콘트롤 게이트를 차례로 형성한다. 메모리 셀을 구성하는 플로팅 게이트는 기판의 주면에 평행한 제1 면과, 기판의 주면에 수직인 제2 면과, 제1 면과 제2 면과의 사이에 연장되어 있는 커브면을 가진다. 콘트롤 게이트는 플로팅 게이트의 제1 면의 연장선과 플로팅 게이트의 제2 면의 연장선과의 사이에서 90° 보다 작은 각도 범위로 한정되는 영역 내에서 상기 플로팅 게이트의 커브면 위에 형성되어 있다.

公开(公告)号：KR100505714B1

公开(公告)日：2005-08-03

申请号：KR1020030084733

申请日：2003-11-26

Applicant: 삼성전자주식회사

Inventor： 김용희 ,  권철순 ,  김진우 ,  김주찬 ,  김대근 ,  류의열

IPC: H01L21/8247

CPC classification number: H01L27/11526 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11536 ,  H01L29/66553 ,  H01L29/66825

Abstract: 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법을 개시한다. 본 발명에 따른 스플릿 게이트형 플래쉬 메모리 장치의 제조 방법은, 고전압 영역 및 저전압 영역으로 구분되는 주변 회로 영역과 셀 영역을 갖는 반도체 기판의 상기 셀 영역에 플로팅 게이트 구조물을 형성하는 단계와, 상기 결과물 전면 상에 제 1 절연막을 형성하는 단계와, 상기 셀 영역에 형성된 상기 제 1 절연막을 제거하는 단계와, 상기 결과물 전면 상에 산화막을 형성하여 상기 셀 영역에 제 2 절연막을 형성하고 상기 주변 회로 영역에 제 3 절연막을 형성하는 단계와, 상기 저전압 영역에 형성된 제 3 절연막을 제거하는 단계와, 상기 결과물 전면 상에 산화막을 형성하여 상기 셀 영역에 제어 게이트 절연막 및 터널링 절연막을 형성하고 고전압 영역에 고전압 게이트 절연막을 형성하고 상기 저전압 영역에 저전압 게이트 절연막을 형성하는 단� �를 포함한다.