公开(公告)号：KR101858524B1

公开(公告)日：2018-05-18

申请号：KR1020110050239

申请日：2011-05-26

Applicant: 삼성전자주식회사

Inventor： 심현준 ,  박재영 ,  김현승 ,  강상범 ,  이선길 ,  양현덕 ,  문강훈 ,  이한기 ,  최상미

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L29/6659 ,  H01L21/28185 ,  H01L21/28202 ,  H01L29/513 ,  H01L29/517 ,  H01L29/7833

Abstract: NBTI 수명특성이개선된반도체소자의제조방법이제공된다. 상기반도체소자의제조방법은, 기판상에제1 절연막을형성하고, 상기제1 절연막에질소를제1 주입하여제2 절연막을형성하고, 상기제2 절연막을순차적으로제1 및제2 열처리를수행하여제3 절연막을형성하되, 상기제1 열처리는제1 온도및 제1 가스분위기에서수행되고, 상기제2 열처리는상기제1 온도보다높은제2 온도및 상기제1 가스분위기와다른제2 가스분위기에서수행되고, 상기제3 절연막에질소를제2 주입하여제4 절연막을형성하고, 상기제4 절연막을순차적으로제3 및제4 열처리를수행하여제5 절연막을형성하되, 상기제3 열처리는상기제1 온도보다높은제3 온도및 제3 가스분위기에서수행되고, 상기제4 열처리는상기제2 온도보다높은제4 온도및 상기제3 가스와상이한제4 가스분위기에서수행되는것을포함한다.

公开(公告)号：KR1020170065729A

公开(公告)日：2017-06-14

申请号：KR1020150171651

申请日：2015-12-03

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  문강훈 ,  이초은 ,  전경엽 ,  정수진 ,  정해건 ,  허,양

IPC: H01L29/78 ,  H01L21/8234 ,  H01L29/417 ,  H01L29/66 ,  H01L29/423 ,  H01L21/3065 ,  H01L21/306

CPC classification number: H01L29/66795 ,  H01L21/02381 ,  H01L21/0243 ,  H01L21/02433 ,  H01L21/02532 ,  H01L21/30604 ,  H01L29/0847 ,  H01L29/66545 ,  H01L29/66636 ,  H01L29/7848

Abstract: 반도체소자의제조방법을제공한다. 방법은, 활성패턴에형성된예비게이트구조체에의해노출된활성패턴을식각하여, 활성패턴에델타영역을정의하는예비리세스영역을형성하고, 예비리세스영역에희생막을형성한후, 희생막및 델타영역을식각하여, U자단면을갖는리세스영역을형성하는것을포함한다.

Abstract translation: 提供了一种制造半导体器件的方法。 该方法包括蚀刻由在有源图案中形成的初始栅极结构暴露的有源图案，以在有源图案中形成限定Δ区域的空位区域，并在空位区域中形成牺牲层， 蚀刻该三角形区域以形成具有U形横截面的凹陷区域。

公开(公告)号：KR1020170059234A

公开(公告)日：2017-05-30

申请号：KR1020150163323

申请日：2015-11-20

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  강명길 ,  문강훈 ,  이초은 ,  정수진 ,  최민희 ,  허양 ,  신동석 ,  이관흠 ,  정회성

IPC: H01L29/78 ,  H01L21/8234 ,  H01L27/11 ,  H01L29/66

CPC classification number: H01L27/1104 ,  H01L23/485 ,  H01L23/5283 ,  H01L27/0886 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/456

Abstract: 반도체장치는제1 및제2 영역들을갖는기판의상기제1 영역상에형성된제1 액티브핀, 상기기판의상기제2 영역상에형성된복수의제2 액티브핀들, 상기제1 및제2 액티브핀들상에각각형성된제1 및제2 게이트구조물들, 상기제1 게이트구조물에인접한상기제1 액티브핀 상에형성된제1 소스/드레인층 구조물, 및상기제2 게이트구조물에인접한상기제2 액티브핀들의상면에공통적으로접촉하며상기제1 소스/드레인층 구조물의최상면보다높은최상면을갖는제2 소스/드레인층 구조물을포함할수 있다.

Abstract translation: 基板上形成的所述多个第二有源针，所述第一mitje形成在第一有源销的第二区域中的两个有源销，半导体器件，所述在所述衬底的具有第一mitje第二区域中的第一区域 形成，分别在公共邻近第一源极/漏极层结构中的第二活性销的顶表面上的第一mitje第二栅极结构，和形成在所述第二栅极结构，所述第一有源销邻近该第一栅极结构 以及第二源极/漏极层结构，具有比第一源极/漏极层结构的顶表面高的顶表面。

公开(公告)号：KR1020160143945A

公开(公告)日：2016-12-15

申请号：KR1020150079348

申请日：2015-06-04

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  문강훈 ,  이초은 ,  정수진 ,  허,양

IPC: H01L29/78 ,  H01L29/66

CPC classification number: H01L29/66795 ,  H01L21/823425 ,  H01L21/823431 ,  H01L29/0657 ,  H01L29/0688 ,  H01L29/0847 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/7848

Abstract: 본발명은반도체소자및 그의제조방법에관한것으로, 기판으로부터돌출된활성패턴, 상기활성패턴을가로지르는게이트전극, 상기게이트전극의측벽들상의게이트스페이서, 상기게이트전극의양 측의상기활성패턴상에배치되는소스/드레인영역들, 상기소스/드레인영역들의각각은, 상기게이트스페이서에의해노출되는제1 부분, 및상기제1 부분으로부터연장되고, 상기게이트스페이서에의해덮히는제2 부분을포함하고및 상기제2 부분의마주하는양 측벽들과상기게이트스페이서사이에개재되는잔류스페이서를포함하는반도체소자가제공된다.

Abstract translation: 提供了形成集成电路器件的方法。 所述方法可以包括在衬底上形成栅极结构，在栅极结构的侧壁上形成第一蚀刻掩模，使用栅极结构和第一蚀刻掩模各向异性蚀刻衬底作为蚀刻掩模，以在衬底中形成初步凹槽 在所述初步凹槽中形成牺牲层，在所述第一蚀刻掩模上形成第二蚀刻掩模，使用所述栅极结构和所述第一和第二蚀刻掩模作为蚀刻掩模蚀刻所述牺牲层和所述牺牲层下方的所述衬底，以形成 源极/漏极凹部，并且在源极/漏极凹部中形成源极/漏极。 源极/漏极凹部的侧壁可以相对于第二蚀刻掩模的外表面朝向栅极结构凹陷。

公开(公告)号：KR1020160114391A

公开(公告)日：2016-10-05

申请号：KR1020150040828

申请日：2015-03-24

Applicant: 삼성전자주식회사

Inventor： 김진범 ,  이관흠 ,  강현재 ,  구본영 ,  김석훈 ,  문강훈 ,  박재영 ,  이병찬 ,  이선영 ,  이초은 ,  이한기 ,  정수진 ,  허양

IPC: H01L29/78 ,  H01L21/768

CPC classification number: H01L29/785 ,  H01L29/0649 ,  H01L29/0657 ,  H01L29/1054 ,  H01L29/42364 ,  H01L29/66795 ,  H01L29/7848

Abstract: 소자분리막으로둘러싸인하부핀 활성영역및 상기소자분리막의상면으로부터돌출한상부핀 활성영역을포함하는핀 활성영역, 상기상부핀 활성영역의상면및 측면들상의게이트패턴, 및상기게이트패턴의옆의상기핀 활성영역내에형성된소스/드레인영역을포함하고, 상기게이트패턴은상기소자분리막상으로연장하고, 상기소스/드레인영역은트렌치및 상기트렌치를채우는에피택셜막들을포함하고, 상기트렌치는바닥면및 측벽들을포함하고, 상기측벽들은제1 측벽들및 상기제1 측벽들과상기바닥면을연결하는제2 측벽들을포함하고, 상기트렌치의바닥면은상기게이트패턴아래의상기소자분리막의상기상면보다낮고, 상기트렌치의상기제2 측벽들은경사진 {111} 면을갖는반도체소자가설명된다.

公开(公告)号：KR1020120062367A

公开(公告)日：2012-06-14

申请号：KR1020100123595

申请日：2010-12-06

Applicant: 삼성전자주식회사

Inventor： 김태곤 ,  강상범 ,  박재영 ,  문강훈 ,  심현준 ,  이승훈 ,  이한기 ,  김현승

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L21/26586 ,  H01L21/2257 ,  H01L21/26513 ,  H01L29/6659 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7834

Abstract: PURPOSE: A manufacturing method of a semiconductor device is provided to improve a short channel effect of the semiconductor device using an elevated source and a drain. CONSTITUTION: A gate electrode is formed on a semiconductor substrate(S100). A trench is formed by receding the semiconductor substrate near the gate electrode(S110). Diffusion barrier ions are doped on the upper part of the semiconductor substrate inside the trench(S120). An epitaxial layer is grown in which impurities are doped on the upper part of the semiconductor substrate(S140).

Abstract translation: 目的：提供半导体器件的制造方法，以改善使用升高的源极和漏极的半导体器件的短沟道效应。 构成：在半导体衬底上形成栅电极（S100）。 通过使半导体衬底靠近栅电极而形成沟槽（S110）。 扩散势垒离子掺杂在沟槽内的半导体衬底的上部（S120）上。 生长在半导体衬底的上部掺杂杂质的外延层（S140）。