公开(公告)号：KR100576081B1

公开(公告)日：2006-05-03

申请号：KR1020050008625

申请日：2005-01-31

Applicant: 삼성전자주식회사

Inventor： 정숙진 ,  정정희 ,  이종철 ,  김진용 ,  김성태 ,  김영선 ,  이광희 ,  정은애 ,  권종완 ,  유차영 ,  임한진 ,  남갑진

IPC: H01L27/115 ,  H01L21/31 ,  H01L27/04

公开(公告)号：KR100555457B1

公开(公告)日：2006-04-21

申请号：KR1019980049484

申请日：1998-11-18

Applicant: 삼성전자주식회사

Inventor： 유차영

IPC: H01L21/28

Abstract: 본 발명의 전기 도금법을 이용한 반도체 소자의 전극 형성 방법은, 전기 도금법을 사용하여 어스펙트 비가 큰 홀내에 스텝 커버리지 특성이 좋지 않은 백금족 물질 등을 보이드의 발생없이 전극막으로 형성시키기 위한 것이다. 본 발명의 특징은, 종자층인 도전체막을 어스펙트 비가 큰 홀 내의 전면에 1차 도포한 후에, 전면 건식 식각 방법을 사용하여 도포된 도전체막을 재스퍼터링시켜 도전체막이 홀 내의 전 표면을 덮도록 형성하는데 있다. 이에 따르면, 어스펙트 비가 큰 홀내에도 종자층으로서의 도전체막이 균일하게 형성할 수 있으므로 전기 도금법을 사용하여 용이하게 전극막을 형성시킬 수 있다.

公开(公告)号：KR1020060029555A

公开(公告)日：2006-04-06

申请号：KR1020040078552

申请日：2004-10-02

Applicant: 삼성전자주식회사

Inventor： 박영근 ,  여재현 ,  남갑진 ,  이종철 ,  최재형 ,  김성태 ,  김영선 ,  최대식 ,  박기연 ,  이승환 ,  최한메 ,  유차영

IPC: H01L21/02

CPC classification number: H01L21/67276 ,  F04B53/10 ,  H01L21/02

Abstract: 잔류물이 완전히 제거되었는 지를 확인하는 잔류물 감지장치 및 그 감지방법에 대해 개시한다. 개시된 장치 및 방법은 반응물질을 저장하고 방출하는 저장용기와, 저장용기에 연결되어 반응물질을 공급하는 통로인 공급라인과, 공급라인에 의해 공급된 반응물질을 방출하는 통로인 방출라인 및 공급라인의 중간에 연결되어 공급라인과 방출라인에 잔류하는 반응물질의 잔류물을 확인하는 감지센서를 장착한 잔류물 감지부를 포함한다.
잔류물, 감지장치, 감지센서

公开(公告)号：KR1020060019491A

公开(公告)日：2006-03-03

申请号：KR1020050000996

申请日：2005-01-05

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김영선 ,  유차영 ,  정정희 ,  정은애 ,  김성태

IPC: H01L27/04 ,  H01L21/8242

CPC classification number: H01L28/75 ,  H01L21/02175 ,  H01L21/02183 ,  H01L21/02186 ,  H01L21/0228 ,  H01L21/28556 ,  H01L21/32053 ,  H01L28/91

Abstract: 금속 질화막을 하부전극으로 채택하는 엠아이엠 캐패시터 제조 방법들을 제공한다. 상기 방법들은 반도체 기판 상에 절연막을 형성하는 것을 구비한다. 상기 절연막 상에 금속 소스 가스 및 질화 가스를 공급하여 금속 질화물을 증착한다. 상기 금속 질화물 상에 질소를 함유하는 플러싱 가스를 공급하여 질화 반응(nitridation) 을 강화시킨다(enhance). 상기 금속 소스 가스 및 상기 질화 가스의 공급과 아울러서 상기 플러싱 가스의 공급을 적어도 1회 번갈아가면서 반복적으로 수행하여 금속 질화막을 형성한다.
질화 플러싱, 몰딩막, 하부 전극, 습식 식각, SFD, CVD

公开(公告)号：KR1020060012852A

公开(公告)日：2006-02-09

申请号：KR1020040061532

申请日：2004-08-04

Applicant: 삼성전자주식회사

Inventor： 이진일 ,  이정현 ,  조규호 ,  서범석 ,  박성호 ,  임한진 ,  임재순 ,  유차영

IPC: H01L21/31 ,  H01L21/205

CPC classification number: H01L21/02186 ,  H01L21/0228 ,  H01L21/324 ,  H01L2924/01057

Abstract: 란탄계 원소로 도핑된 티타늄 산화막을 형성하는 방법을 제공한다. 이 방법은 금속 패턴을 포함하는 반도체 기판에 원료 기체 및 산화 가스를 공급하여 유전막을 형성하는 것을 구비한다. 상기 원료 기체는 티타늄을 함유하는 기체와 란탄계 원소를 함유하는 기체의 혼합 가스를 사용한다.
란탄계 원소, 혼합 가스, 유전막

公开(公告)号：KR1020060003261A

公开(公告)日：2006-01-10

申请号：KR1020040052079

申请日：2004-07-05

Applicant: 삼성전자주식회사

Inventor： 박기연 ,  최한메 ,  이승환 ,  정은애 ,  김성태 ,  김영선 ,  유차영

IPC: H01L27/108

CPC classification number: H01L28/91 ,  H01L27/10852 ,  H01L28/75

Abstract: 엠아이엠 캐패시터를 갖는 반도체 소자의 형성 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판 상에 제1 도전성 금속질화막을 포함하는 하부 전극을 형성하고, 하부 전극의 표면을 덮는 유전막 및 상부 전극막을 차례로 콘포말하게 형성한다. 이때, 상부 전극막은 제2 도전성 금속질화막을 포함한다. 상부 전극막의 소정영역 상에 상부 전극막에 대하여 식각선택비를 갖는 하드마스크 패턴을 형성한다. 하드마스크 패턴은 PE-TEOS막에 비하여 단차도포성이 우수한 마스크 산화막을 포함하도록 형성한다. 하드마스크 패턴을 마스크로 사용하여 상부 전극막을 식각하여 상부 전극을 형성한다.

公开(公告)号：KR1020050029814A

公开(公告)日：2005-03-29

申请号：KR1020030066027

申请日：2003-09-23

Applicant: 삼성전자주식회사

Inventor： 이광희 ,  이정현 ,  서범석 ,  유차영 ,  임한진 ,  정숙진 ,  이진일

IPC: H01L27/108

Abstract: A method of fabricating Ru layer and a method of fabricating an MIM capacitor using the same are provided to minimize oxygen content within the ruthenium layer by forming the ruthenium layer by a PECVD(Plasma Enhanced Chemical Vapor Deposition) method or a PEALD(Plasma Enhanced Atomic Layer Deposition) method. A ruthenium layer(110) is formed on an upper surface of a semiconductor(100) by using a specific oxygen ruthenium source or plasma including hydrogen as a decomposer of a ruthenium source. The specific oxygen ruthenium source is formed with one of cyclopentadienyle type ruthenium sources such as Ru(EtCp)2 and Ru(BuCp)2. The plasma is formed with H2 plasma or NH3 plasma.

Abstract translation: 提供制造Ru层的方法以及使用其制造MIM电容器的方法，以通过使用PECVD（等离子体增强化学气相沉积）法或PEALD（等离子体增强原子法）形成钌层来最小化钌层内的氧含量 层沉积）方法。 通过使用包含氢的特定氧钌源或等离子体作为钌源的分解剂，在半导体（100）的上表面上形成钌层（110）。 特定氧钌源由诸如Ru（EtCp）2和Ru（BuCp）2的环戊二烯型钌源之一形成。 等离子体由H2等离子体或NH3等离子体形成。

公开(公告)号：KR1020050028387A

公开(公告)日：2005-03-23

申请号：KR1020030064565

申请日：2003-09-17

Applicant: 삼성전자주식회사

Inventor： 임한진 ,  유차영 ,  이광희 ,  이진일 ,  정숙진

IPC: H01L27/108

Abstract: A semiconductor memory device having an aluminum-noble metal alloy type plate node and a fabricating method thereof are provided to improve an increase of a resistance in a bit line formation process by forming a plate node of a capacitor with an aluminum-noble metal alloy. A bottom structure having a transistor and a bit line(112) is formed on a semiconductor substrate(100). A first interlayer dielectric(110) is formed on the bottom structure. A capacitor(136) is formed on the first interlayer dielectric. A plate node of the capacitor is formed with an aluminum-noble metal alloy. An aluminum oxide layer(140) is formed on the plate node by oxidizing an aluminum element of the plate node. A second interlayer dielectric(150) is formed on the entire surface of the semiconductor substrate. A bit line contact is formed by etching the second interlayer dielectric.

Abstract translation: 提供一种具有铝 - 贵金属合金型板节点及其制造方法的半导体存储器件，其通过用铝 - 贵金属合金形成电容器的板状节点来改善位线形成工艺中的电阻的增加。 具有晶体管和位线（112）的底部结构形成在半导体衬底（100）上。 第一层间电介质（110）形成在底部结构上。 在第一层间电介质上形成电容器（136）。 电容器的板状节点由铝 - 贵金属合金形成。 通过氧化板节点的铝元件在板节点上形成氧化铝层（140）。 在半导体衬底的整个表面上形成第二层间电介质（150）。 通过蚀刻第二层间电介质形成位线接触。

公开(公告)号：KR100468774B1

公开(公告)日：2005-01-29

申请号：KR1020020073820

申请日：2002-11-26

Applicant: 삼성전자주식회사

Inventor： 최재형 ,  김완돈 ,  유차영 ,  정숙진

IPC: H01L27/04

CPC classification number: H01L28/65 ,  H01L28/40

Abstract: Methods for fabricating semiconductor memory devices may include forming a first conductive layer for a first electrode on a semiconductor substrate, forming a dielectric layer on the first conductive layer, and forming a second conductive layer for a second electrode on the dielectric layer. Portions of the second conductive layer and the dielectric layer can be removed, and a thermal process can be performed on the second conductive layer and the dielectric layer. The thermal process can reduce interface stress between the second conductive layer and the dielectric layer and/or cure the dielectric layer. In addition, the dielectric layer may be maintained in an amorphous state during and after the thermal process.

Abstract translation: 用于制造半导体存储器件的方法可以包括：在半导体衬底上形成用于第一电极的第一导电层;在第一导电层上形成电介质层;以及在电介质层上形成用于第二电极的第二导电层。 第二导电层和介电层的部分可以被去除，并且可以在第二导电层和介电层上执行热处理。 热处理可以减小第二导电层和电介质层之间的界面应力和/或固化电介质层。 另外，在热处理期间和之后，电介质层可以保持在非晶态。

公开(公告)号：KR1020040076978A

公开(公告)日：2004-09-04

申请号：KR1020030012326

申请日：2003-02-27

Applicant: 삼성전자주식회사

Inventor： 원석준 ,  정정희 ,  정용국 ,  오세훈 ,  권대진 ,  유차영

IPC: H01L21/8242

CPC classification number: H01L21/02068 ,  H01L27/10852 ,  H01L28/65 ,  H01L28/91

Abstract: PURPOSE: A capacitor fabrication method using a multistep wet-etch process for a surface of an electrode is provided to improve an interface characteristic between a bottom metal electrode and a dielectric layer by performing the multistep wet-etch process. CONSTITUTION: A bottom metal electrode of a capacitor is formed(1310). The first wet-etch process for a surface of the bottom metal electrode is performed to remove an undesired surface oxide layer from the surface of the bottom metal electrode(1320). The second wet-etch process for the surface of the bottom metal electrode is performed to remove undesired surface organic materials from the surface of the bottom metal electrode(1330,1340). A dielectric layer is formed on the bottom metal electrode(1350). A top metal electrode is formed on the dielectric layer.

Abstract translation: 目的：提供使用电极表面的多步湿蚀刻工艺的电容器制造方法，以通过执行多步湿蚀刻工艺来改善底部金属电极和电介质层之间的界面特性。 构成：形成电容器的底部金属电极（1310）。 执行用于底部金属电极的表面的第一湿法蚀刻工艺以从底部金属电极（1320）的表面去除不期望的表面氧化物层。 执行用于底部金属电极表面的第二次湿蚀刻工艺以从底部金属电极的表面去除不期望的表面有机材料（1330,1340）。 在底部金属电极（1350）上形成介电层。 在电介质层上形成顶部金属电极。