公开(公告)号：KR1020060068848A

公开(公告)日：2006-06-21

申请号：KR1020040107772

申请日：2004-12-17

Applicant: 삼성전자주식회사

Inventor： 이재동 ,  김정환 ,  이상훈 ,  이웅 ,  임헌형

IPC: H01L21/336

CPC classification number: H01L21/28211 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02337 ,  H01L21/3003 ,  H01L21/31662 ,  H01L29/51

Abstract: 본 발명은 반도체 소자 제조방법에 관한 것으로서, 특히 중수소(Deuterium)가스를 사용하는 반도체 소자의 게이트 산화막 형성방법에 관한 것이다. 본 발명에 의한 반도체 소자의 게이트 산화막 형성방법은 반도체 기판을 도입하는 단계와 상기 반도체 기판 상에 산화 반응 가스 및 중수소 가스를 인 시튜로 공급하여 상기 반도체 기판 상에 절연막을 증착하는 단계를 포함하는 것을 특징으로 한다. 그리하여 우수한 막질을 가진 게이트 산화막을 형성할 수 있으며, 핫 캐리어 특성 개선을 구현할 수 있게 된다. 또한 비교적 저온에서 진행할 수 있으므로, 문턱전압의 조절이 어려워지는 문제를 해결할 수 있다.
중수소, 게이트 산화막, 절연막, 산화

公开(公告)号：KR1020050118752A

公开(公告)日：2005-12-20

申请号：KR1020040043839

申请日：2004-06-15

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  나기수 ,  임헌형 ,  이웅

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: 불휘발성 메모리 장치의 게이트 구조물 형성 방법에서, 컨트롤 게이트를 갖는 게이트 패턴을 기판 상에 형성한다. 제 1 가스를 게이트 패턴으로 제공하여, 컨트롤 게이트의 외벽에 산화 방지막을 형성한다. 산소를 포함하는 제 2 가스를 인-시튜로 산화 방지막을 갖는 게이트 패턴으로 제공하여, 게이트 패턴의 측벽에 산화막 스페이서를 형성한다. 질소를 포함하는 제 3 가스를 인-시튜로 산화막 스페이서로 제공하여, 산화막 스페이서 상에 질화막 스페이서를 형성한다. 산화 방지막 형성 공정과 산화막 및 질화막 스페이서들 형성 공정들을 하나의 챔버 내에서 인-시튜로 진행할 수가 있게 된다.

公开(公告)号：KR1020040074349A

公开(公告)日：2004-08-25

申请号：KR1020030009918

申请日：2003-02-17

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  유영섭 ,  임헌형 ,  이상훈 ,  이우성

IPC: H01L27/092 ,  H01L21/8234

Abstract: PURPOSE: A method for forming a dual gate of a semiconductor device is provided to improve a thinning phenomenon of a gate pattern by forming the gate pattern after a curing process. CONSTITUTION: A gate oxide layer is formed on a semiconductor substrate(100). An undoped polysilicon layer is deposited on the gate oxide layer. N-type dopants are selectively doped on an N-type gate region of the undoped polysilicon layer. A curing process for the polysilicon layer is performed. A gate pattern is formed by patterning the cured polysilicon layer. A P-type source/drain and a P-type gate(126) are simultaneously formed on both sides of the gate by implanting selectively P-type dopants into a P-type gate region.

Abstract translation: 目的：提供一种用于形成半导体器件的双栅极的方法，以通过在固化工艺之后形成栅极图案来改善栅极图案的变薄现象。 构成：在半导体衬底（100）上形成栅氧化层。 未掺杂的多晶硅层沉积在栅极氧化物层上。 N型掺杂剂被选择性地掺杂在未掺杂的多晶硅层的N型栅区上。 进行多晶硅层的固化工序。 通过图案化固化的多晶硅层形成栅极图案。 通过将选择性P型掺杂剂注入到P型栅极区域中，在栅极的两侧同时形成P型源极/漏极和P型栅极（126）。

公开(公告)号：KR1020040040738A

公开(公告)日：2004-05-13

申请号：KR1020020068939

申请日：2002-11-07

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  임헌형 ,  이상훈

IPC: H01L27/115

CPC classification number: H01L27/11521 ,  H01L21/28273 ,  H01L21/324 ,  H01L27/115 ,  H01L29/42324 ,  Y10S438/926

Abstract: PURPOSE: A method for forming a floating gate of a non-volatile memory device having self-aligned STI(Shallow Trench Isolation) is provided to be capable of sequentially depositing the first and second floating gate layer by in-situ for preventing the growth of a native oxide layer at the surface of the first floating gate layer. CONSTITUTION: A tunnel oxide layer(110) is formed on a semiconductor substrate(100). At this time, the semiconductor substrate has a self-aligned STI structure. The first floating gate layer(112) is deposited on the tunnel oxide layer at the first temperature of 530 °C, or higher. The second floating gate layer(114) is deposited on the first floating gate layer by in-situ at the second temperature of 580 °C, or less. Preferably, the first floating gate layer is made of doped polysilicon or undoped polysilicon. Preferably, the second floating gate layer is made of doped amorphous silicon or undoped amorphous silicon.

Abstract translation: 目的：提供一种用于形成具有自对准STI（浅沟槽隔离）的非易失性存储器件的浮动栅极的方法，以便能够通过原地依次沉积第一和第二浮栅层以防止生长 在第一浮栅层的表面处的自然氧化物层。 构成：在半导体衬底（100）上形成隧道氧化物层（110）。 此时，半导体衬底具有自对准STI结构。 第一浮栅层（112）在530℃或更高的第一温度下沉积在隧道氧化物层上。 第二浮栅层（114）在580℃以下的第二温度下原位沉积在第一浮栅层上。 优选地，第一浮栅层由掺杂多晶硅或未掺杂的多晶硅制成。 优选地，第二浮栅层由掺杂的非晶硅或未掺杂的非晶硅制成。

公开(公告)号：KR1020040026335A

公开(公告)日：2004-03-31

申请号：KR1020020057765

申请日：2002-09-24

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  이현덕 ,  박태수 ,  김봉현 ,  임헌형 ,  형용우

IPC: H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L21/823418 ,  H01L21/823425

Abstract: PURPOSE: A method for fabricating a metal oxide semiconductor(MOS) transistor is provided to prevent an impurity-implanted region from being recessed in a process for cleaning a substrate by forming a substrate passivation layer before an impurity implantation process is performed. CONSTITUTION: A gate electrode in which a gate insulation layer pattern and a conductive layer pattern are stacked is formed on the substrate(100). The substrate passivation layer(110) is formed on the gate electrode and the substrate to prevent a recess from being formed on the substrate in a cleaning process. A mask pattern is formed to mask a part of the substrate on which the substrate passivation layer is formed. Impurities are implanted into a portion under the surface of the exposed substrate including the mask pattern to form a source/drain region. The substrate is cleaned to completely eliminate the mask pattern while the substrate passivation layer is completely or partially removed.

Abstract translation: 目的：提供一种用于制造金属氧化物半导体（MOS）晶体管的方法，以在通过在执行杂质注入工艺之前形成衬底钝化层来防止杂质注入区域在用于清洁衬底的工艺中凹陷。 构成：在基板（100）上形成栅绝缘层图案和导电层图案层叠的栅电极。 衬底钝化层（110）形成在栅电极和衬底上，以防止在清洁过程中在衬底上形成凹陷。 形成掩模图案以掩盖其上形成有衬底钝化层的衬底的一部分。 将杂质植入包括掩模图案的暴露的基底的表面下方的部分，以形成源/漏区。 对衬底进行清洁以完全消除掩模图案，同时完全或部分去除衬底钝化层。

公开(公告)号：KR1020030079298A

公开(公告)日：2003-10-10

申请号：KR1020020018250

申请日：2002-04-03

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  박영욱 ,  임헌형 ,  황기현 ,  고창현 ,  이재동 ,  허형조

IPC: H01L27/04

Abstract: PURPOSE: A semiconductor device and a method for manufacturing the same are provided to be capable of preventing junction leakage when forming a contact hole by uniformly forming a capping layer at the upper portion of a transition metal silicide layer. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(100) including a gate electrode(106) and a junction region(110) formed at both sides of the gate electrode, a transition metal silicide layer(115) selectively formed at the upper portion of the resultant structure, a capping layer(120) used as an etch stop layer, formed at the upper portion of the transition metal silicide layer, an interlayer dielectric(130) formed on the entire surface of the resultant structure, and a contact plug(140) formed in the interlayer dielectric and the capping layer for partially contacting the transition metal silicide layer.

Abstract translation: 目的：提供一种半导体器件及其制造方法，能够通过在过渡金属硅化物层的上部均匀形成覆盖层来防止形成接触孔时的结漏电。 构成：半导体器件设置有半导体衬底（100），该半导体衬底（100）包括栅电极（106）和形成在栅电极两侧的接合区（110），过渡金属硅化物层（115）选择性地形成在上部 所得结构的一部分，用作蚀刻停止层的覆盖层（120），形成在过渡金属硅化物层的上部，形成在所得结构的整个表面上的层间电介质（130）和接触 形成在层间电介质中的插塞（140）和用于部分地接触过渡金属硅化物层的覆盖层。

公开(公告)号：KR1020020067960A

公开(公告)日：2002-08-24

申请号：KR1020010023765

申请日：2001-05-02

Applicant: 삼성전자주식회사

Inventor： 장태호 ,  이양구 ,  박동철 ,  이영호 ,  이종오 ,  임헌형

IPC: H01L21/68

Abstract: PURPOSE: An apparatus for transferring a wafer from a wafer carrier to a loadlock chamber is provided to minimize a space occupied by the wafer transfer apparatus and to transfer the wafer loaded into a front open unit pot(FOUP) at once, by transferring a loadlock cassette installed in the FOUP or the loadlock chamber. CONSTITUTION: An open unit exposes the wafer to the exterior in the FOUP(30) into which a plurality of wafers are loaded. A switching unit switches the loadlock chamber(38) including a loadlock cassette(42) for supporting the plurality of wafers. A transfer unit positions the wafer loaded into the FOUP and the loadlock chamber so that the wafer and the loadlock chamber corresponds to each other. The first drive unit settles the wafer in the loadlock cassette.

Abstract translation: 目的：提供一种用于将晶片从晶片载体转移到负载锁定室的装置，以最小化晶片传送装置所占据的空间并将加载到前开放单元罐（FOUP）中的晶片一次转移，通过传送负载锁 盒子安装在FOUP或装载室中。 构成：开放单元将晶片暴露于装载有多个晶片的FOUP（30）中的外部。 开关单元切换包括用于支撑多个晶片的负载锁定盒（42）的负载锁定室（38）。 传送单元将装载的晶片定位到FOUP和负载锁定室中，使得晶片和负载锁定室彼此对应。 第一个驱动单元将晶圆固定在装载锁盒中。

公开(公告)号：KR1019980011758A

公开(公告)日：1998-04-30

申请号：KR1019960031221

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 임헌형

IPC: H01L21/20

公开(公告)号：KR1019970054386A

公开(公告)日：1997-07-31

申请号：KR1019950055684

申请日：1995-12-23

Applicant: 삼성전자주식회사

Inventor： 안승준 ,  임헌형

IPC: H01L29/739

Abstract: 본 발명은 반도체 장치의 게이트의 막질로서 도핑된 폴리 실리콘막을 사용하여 게이트를 형성하는 방법에 관한 것으로, 도핑된 폴리 실리콘막은 570∼680℃의 온도에서 실시되어 증착 속도가 결정의 성장속도보다 작은 속도로 진행되기 때문에, 상기의 도핑된 폴리 실리콘막은 완전히 다결정 구조를 가지고, 열적 변화에 대한 압력의 변화 및 물리적 특성이 일반적 폴리 실리콘막과 같은 특성을 나타낸다. 또한, 도핑된 폴리 실리콘막을 폴리 실리콘막 대신에 사용하면, 반도체 소자의 제조 과정이 단순해질 뿐만 아니라 박막에 대한 시트 저항의 조절이 매우 용이하기 때문에 게이트의 전기적 특성을 조절하는 데에 많은 이점을 가질 수 있다.

公开(公告)号：KR102099294B1

公开(公告)日：2020-04-09

申请号：KR1020130053509

申请日：2013-05-13

Applicant: 삼성전자주식회사

Inventor： 김정환 ,  양준규 ,  임헌형 ,  최재호 ,  황기현

IPC: H01L21/764 ,  H01L21/336 ,  H01L29/78