公开(公告)号：KR1020090020982A

公开(公告)日：2009-02-27

申请号：KR1020070085662

申请日：2007-08-24

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  김철성

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28282 ,  H01L29/4234 ,  H01L29/66833

Abstract: A formation method of a semiconductor device is provided to improve characteristic of an oxide film and a nitride film by forming an oxide film at the lower part of a nitride film while forming the nitride film by nitrifying a part of the surface of the substrate and lifting-up the nitride film by oxidizing the nitride film. A nitride film(102) is formed on a substrate(100). The nitride film is oxidized and a first oxide film(104) is formed on the interface of the nitride film and the substrate. A second oxide film(106) is formed on the nitride film. A tunnel insulating layer(108) including a first oxide film, a nitride film and a second oxide film is formed. A charge trap layer is formed on the tunnel insulating layer. A blocking insulation film is formed on the charge trap layer. A conductive film is formed on the blocking insulation film.

Abstract translation: 提供了一种半导体器件的形成方法，以通过在氮化物膜的下部形成氧化膜，同时通过使衬底的一部分表面硝化而形成氮化物膜来提高氧化膜和氮化物膜的特性，并提升 - 通过氧化氮化物膜来形成氮化物膜。 在基板（100）上形成氮化膜（102）。 氮化膜被氧化，并且在氮化物膜和衬底的界面上形成第一氧化膜（104）。 在氮化膜上形成第二氧化膜（106）。 形成包括第一氧化膜，氮化物膜和第二氧化物膜的隧道绝缘层（108）。 在隧道绝缘层上形成电荷陷阱层。 在电荷陷阱层上形成阻挡绝缘膜。 在阻挡绝缘膜上形成导电膜。

公开(公告)号：KR1020060096835A

公开(公告)日：2006-09-13

申请号：KR1020050018084

申请日：2005-03-04

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  신유균 ,  류창우 ,  유종렬 ,  허진화

IPC: H01L21/335

Abstract: 반도체 장치 및 그 제조 방법에서, NMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 5족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함하고, PMOS 영역을 포함하는 반도체 기판 및 상기 반도체 기판 상부에 위치하고, 플라즈마 도핑에 의해 3족 원소를 포함하는 불순물이 도핑된 폴리 실리콘막을 포함한다. 따라서, NMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 5족 원소를 포함하는 불순물을 도핑하고, PMOS 영역을 갖는 반도체 기판 상부에 폴리 실리콘막을 형성한 후, 플라즈마 도핑을 수행하여 상기 폴리 실리콘막에 3족 원소를 포함하는 불순물을 도핑한다.

公开(公告)号：KR100536043B1

公开(公告)日：2005-12-12

申请号：KR1020040048150

申请日：2004-06-25

Applicant: 삼성전자주식회사

Inventor： 김철성 ,  허진화 ,  신유균 ,  구본영 ,  김동찬 ,  류정도

IPC: H01L21/8244 ,  H01L21/336

Abstract: 반도체 구조물들을 수직으로 적층한 반도체 장치 및 그 제조 방법에 있어, 상기 반도체 장치는 제1 기판 상에 형성되고, 제1 게이트 구조물을 포함하는 제1 반도체 구조물과, 상기 제1 기판 상에 형성되고, 평탄한 표면을 갖는 제1 층간 절연막을 포함한다. 그리고, 상기 제1 층간 절연막 상에 형성되고, 단결정 실리콘막 또는 다결정 실리콘막을 포함하는 제2 기판과, 상기 제2 기판 상에 형성되고, 상기 제1 반도체 구조물의 특성에 영향을 끼치지 않는 온도 조건에서 실시하는 공정에 의해 획득하는 제2 게이트 절연막 및 상기 제2 게이트 절연막 상에 형성되고, 패터닝에 의해 획득한 제2 게이트 도전막 패턴을 갖는 제2 게이트 구조물을 포함하는 제2 반도체 구조물을 포함한다.

公开(公告)号：KR100512167B1

公开(公告)日：2005-09-02

申请号：KR1020010012603

申请日：2001-03-12

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  홍수진

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  Y10S438/978

Abstract: 트렌치형 소자 분리막 형성 방법 및 트렌치 소자 분리형 반도체 장치가 개시된다. 본 발명에 따르면, 기판에 트렌치 소자 분리막을 형성함에 있어서, 실리콘 질화막 라이너 위로 실리콘 산화막 라이너를 보호막으로서 CVD로 형성하고, 실리콘 산화막 라이너에 대한 800℃ 이상의 열경화(densification)를 실시한다. 열경화된 실리콘 산화막 위로 트렌치에 SOG 방식으로 제1 매립막을 적층한다. 트렌치를 채운 제1 매립막을 식각을 통해 일부 제거하여 트렌치의 상부 공간이 드러나게 한다. 드러난 트렌치 상부 공간에 제2 매립막으로 HDP CVD막을 적층 한다.

公开(公告)号：KR1020090015714A

公开(公告)日：2009-02-12

申请号：KR1020070080273

申请日：2007-08-09

Applicant: 삼성전자주식회사

Inventor： 노영진 ,  구본영 ,  최시영 ,  황기현 ,  김철성 ,  백성권 ,  허진화

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L29/42324 ,  H01L21/0214 ,  H01L21/02238 ,  H01L21/02255 ,  H01L21/02332 ,  H01L21/02337 ,  H01L21/28273 ,  H01L21/3145 ,  H01L21/31662 ,  H01L21/02247

Abstract: A method of forming an insulating film and flash memory devices including the same is provided to allow consecutive process for forming all turner insulating layers through one semiconductor manufacturing apparatus since each process is performed at the same chamber. In a method of forming an insulating film and flash memory devices including the same, an insulating layer is formed on of the substrate(S10). A first impurity is injected to the insulating layer by using the thermal process so that the first impurity density peak is formed on the bottom region(S20). The second impurity is injected to the insulating layer by using the thermal process. The second impurity density peak is formed on the top region(S30). The density peak of the first impurity is higher than that of the second impurity. A step for injecting the first impurity to the insulating layer is the process of forming the concentration peak of the first nitrogen and it is performed inside the airtight chamber under inner temperature less than 1200°C over 900°C and the pressure(atm) less than 100 torr over and 700torr without plasma.

Abstract translation: 提供了一种形成绝缘膜的方法和包括该绝缘膜的闪速存储器件，以允许通过一个半导体制造设备形成所有的转子绝缘层的连续工艺，因为每个工艺都在同一个腔室进行。 在形成绝缘膜的方法和包括该绝缘膜的闪速存储器件的方法中，在衬底上形成绝缘层（S10）。 通过使用热处理将第一杂质注入绝缘层，使得在底部区域形成第一杂质浓度峰值（S20）。 通过使用热处理将第二杂质注入绝缘层。 第二杂质浓度峰形成在顶部区域（S30）。 第一杂质的密度峰高于第二杂质的浓度峰。 将第一杂质注入绝缘层的步骤是形成第一氮的浓度峰值的过程，并且在900℃以下的低于1200℃的内部温度下在气密室内进行压力（atm）较小 超过100托和无等离子体700torr。

公开(公告)号：KR1020080071659A

公开(公告)日：2008-08-05

申请号：KR1020070009787

申请日：2007-01-31

Applicant: 삼성전자주식회사

Inventor： 류정도 ,  황기현 ,  구본영 ,  김철성 ,  허진화

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/11521 ,  H01L21/02362 ,  H01L21/265 ,  H01L21/28273

Abstract: A method of oxidizing a gate structure and a method of manufacturing a non-volatile memory device are provided to recover a defect on the gate structure without oxidizing a metal pattern in the gate structure by forming a capping layer in the gate structure. A gate structure(140) having an oxide film pattern, a polysilicon film pattern, and a metal pattern is formed on a substrate. Capping oxide layers(145) with a uniform thickness are repeatedly formed on the substrate and the gate structure. A surface of the substrate and a side surface of the polysilicon pattern are oxidized while suppressing an oxidization of the metal pattern in an oxygen atmosphere. The gate structure includes a dielectric film pattern. Control gates having an oxide film pattern, a floating gate, a dielectric film pattern, and a metal are sequentially laminated in the gate structure.

Abstract translation: 提供氧化栅极结构的方法和制造非易失性存储器件的方法，以通过在栅极结构中形成覆盖层来在栅极结构中氧化金属图案来恢复栅极结构上的缺陷。 在基板上形成具有氧化膜图案，多晶硅膜图案和金属图案的栅极结构（140）。 在衬底和栅极结构上重复形成具有均匀厚度的覆盖氧化物层（145）。 衬底的表面和多晶硅图案的侧表面被氧化，同时抑制氧气氛中的金属图案的氧化。 栅极结构包括电介质膜图案。 在栅极结构中依次层叠具有氧化膜图案，浮栅，电介质膜图案和金属的控制栅极。

公开(公告)号：KR100568100B1

公开(公告)日：2006-04-05

申请号：KR1020010011142

申请日：2001-03-05

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  박문한 ,  구주선 ,  허진화 ,  김홍근 ,  홍은기

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: 2단계로 채워지는 트렌치형 소자 분리막 형성방법이 개시된다. 본 발명은, 기판에 트렌치 소자 분리막을 형성함에 있어서, 먼저, 소자 분리 트렌치가 형성된 기판에 폴리실라제인 용액을 SOG(Spin On Glass) 방식으로 도포하여 트렌치를 일정 부분 채우는 SOG막을 형성한다. 트렌치를 넘치도록 채우지 않고도 균일한 도포 두께를 유지하기 위해서는 바람직하게는 폴리실라제인 용액은 고형 성분으로 고온 처리가 용이한 -[SiH
2 NH]n- 형태의 퍼하이드로 폴리실라제인을 5 내지 15 중량%를 가지는 것으로 한다. SOG막을 형성한 뒤에는 후속 열처리를 실시하게 된다. 트렌치 상부 공간을 드러내는 리세스(recess) 단계가 상면이 실리콘 기판면을 기준으로 아래쪽 일정 지점까지 낮추어지도록 이루어진다. 오존 TEOS USG막이나 HDP CVD 막이 잔여 트렌치 공간을 채운다.

公开(公告)号：KR100428805B1

公开(公告)日：2004-04-28

申请号：KR1020010047943

申请日：2001-08-09

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  홍수진

IPC: H01L21/762

CPC classification number: H01L21/76229

Abstract: The present invention is directed toward a structure and method by which trench isolation for a wide trench and a narrow trench formed in first and second regions of a substrate may be achieved without formation of a void in an isolation layer, a groove exposing an isolation layer, or an electrical bridge between gates in a subsequent process. A lower isolation layer is formed on the substrate in a first and second trench. The lower isolation layer is patterned to fill a lower region of the first trench, and an upper isolation pattern is formed to fill the second trench and a remainder of the first trench. An aspect ratio of first trench is reduced, thereby preventing the occurrence of a void in the upper isolation layer, or a gap between the upper isolation layer and the substrate.

Abstract translation: 本发明涉及一种结构和方法，通过该结构和方法可以实现在衬底的第一和第二区域中形成的宽沟槽和窄沟槽的沟槽隔离而不在隔离层中形成空隙，沟槽隔离层 ，或者后续过程中门之间的电桥。 在第一和第二沟槽中的衬底上形成下隔离层。 构图下隔离层以填充第一沟槽的下部区域，并且形成上隔离图案以填充第二沟槽和第一沟槽的剩余部分。 减小第一沟槽的纵横比，从而防止在上隔离层或上隔离层与衬底之间出现空隙。

公开(公告)号：KR1020030013761A

公开(公告)日：2003-02-15

申请号：KR1020010047943

申请日：2001-08-09

Applicant: 삼성전자주식회사

Inventor： 허진화 ,  홍수진

IPC: H01L21/762

CPC classification number: H01L21/76229

Abstract: PURPOSE: A structure of trench isolation and fabrication method thereof is provided to stabilize the structure of trench isolation, which has narrow width and contains a SOG layer. CONSTITUTION: A pad oxide layer, a polishing stop layer and a hard mask layer are formed on a semiconductor substrate(100). After patterning successively, a trench mask pattern is formed. The first and second trench(131,132) are formed by using the trench mask pattern. After a thermal oxide layer(140) is formed on the inner wall of the trench, a nitride liner and lower device isolation layer are formed. The first lower isolation layer and the second one are formed by photolithography. The lower device isolation layer pattern(164) is formed by etching.

Abstract translation: 目的：提供一种沟槽隔离结构及其制造方法，以稳定沟槽隔离结构，宽度窄，含有SOG层。 构成：在半导体衬底（100）上形成衬垫氧化物层，抛光停止层和硬掩模层。 在连续构图之后，形成沟槽掩模图案。 通过使用沟槽掩模图案形成第一和第二沟槽（131,132）。 在沟槽的内壁上形成热氧化层（140）之后，形成氮化物衬垫和下部器件隔离层。 第一下隔离层和第二隔离层通过光刻法形成。 下部器件隔离层图案（164）通过蚀刻形成。

公开(公告)号：KR1020030003542A

公开(公告)日：2003-01-10

申请号：KR1020010039446

申请日：2001-07-03

Applicant: 삼성전자주식회사

Inventor： 홍수진 ,  허진화

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: An isolation structure of a trench and a method for forming the same are provided to restrain the diffusion of stress and impurities to a semiconductor substrate by improving the isolation structure within the trench. CONSTITUTION: A trench(140) is arranged on a predetermined region of a semiconductor substrate(100). A thermal oxide layer(150) is formed on an inner wall of trench(140). The thickness of the thermal oxide layer(150) is 110 angstrom. A lower liner pattern(161) is formed on an inner wall of the thermal oxide layer(150). A profile of the trench(140) is printed on the lower liner pattern(161) and the thermal oxide layer(150) since the lower liner pattern(161) and the thermal oxide layer(150) are arranged on the inner wall of the trench(140). Accordingly, the lower liner pattern(161) and the thermal oxide layer(150) has a U-shaped form, respectively. A lower isolation layer pattern(171) is formed within the trench(140). A U-shaped upper liner pattern(181) is formed on the lower isolation layer pattern(171). An upper isolation layer pattern(191) is formed on the U-shaped upper liner pattern(181).

Abstract translation: 目的：提供沟槽的隔离结构及其形成方法，以通过改善沟槽内的隔离结构来抑制应力和杂质向半导体衬底的扩散。 构成：沟槽（140）布置在半导体衬底（100）的预定区域上。 在沟槽（140）的内壁上形成热氧化物层（150）。 热氧化物层（150）的厚度为110埃。 在热氧化物层（150）的内壁上形成下衬垫图案（161）。 由于下衬垫图案（161）和热氧化物层（150）布置在下衬垫图案（161）的内壁上，所以下衬垫图案（161）和热氧化物层（150）的轮廓被印刷在 沟槽（140）。 因此，下衬垫图案（161）和热氧化物层（150）分别具有U形形状。 在沟槽（140）内形成较低的隔离层图案（171）。 在下隔离层图案（171）上形成U形上衬垫图案（181）。 在U形上衬板图案（181）上形成上隔离层图案（191）。