公开(公告)号：KR1020060057070A

公开(公告)日：2006-05-26

申请号：KR1020040096120

申请日：2004-11-23

Applicant: 삼성전자주식회사

Inventor： 송인상 ,  하병주 ,  김덕환 ,  홍석우 ,  윤석출 ,  남광우 ,  심동하 ,  박해석 ,  박윤권

IPC: H03H9/70

CPC classification number: H03H3/02 ,  H03H9/0571 ,  H03H9/706 ,  Y10T29/42 ,  Y10T29/43 ,  Y10T29/4902 ,  Y10T29/49155

Abstract: 모놀리식 듀플렉서가 개시된다. 본 모놀리식 듀플렉서는, 기판, 기판 상부 표면 상의 소정의 제1영역에 제작된 송신단필터, 기판 상부 표면 상의 소정의 제2영역에 제작된 수신단필터, 기판 상부 표면 상의 소정 영역에 결합되어 송신단필터 및 수신단필터를 밀봉상태로 패키징 하는 패키징 기판, 및, 패키징 기판의 일표면 상에 제작되어 송신단필터 및 수신단필터와 각각 연결되며, 송신단필터 및 수신단필터 상호 간의 신호유입을 차단하는 위상천이부를 포함한다. 이에 따라, 초소형, 고성능 듀플렉서를 구현할 수 있게 된다.
듀플렉서, 필터, 위상천이부, 패키징 기판, 트리밍 인덕터

公开(公告)号：KR100577691B1

公开(公告)日：2006-05-10

申请号：KR1020050008544

申请日：2005-01-31

Applicant: 삼성전자주식회사

Inventor： 하병주 ,  김규식 ,  홍석우

IPC: H01L21/306 ,  H01L21/28 ,  B81B7/02

Abstract: 개시된 금속 미세 가공 방법은 기판상에 금속층을 증착하고, 금속층상에 금속층과 이온화도가 다른 마스크층을 증착하고, 패터닝한 기판체를 제공하는 단계; 및 기판체를 전해액에 담그어 금속층 및 마스크층 사이에 발생되는 전위차에 의해 금속층을 부식시켜서 원하는 패턴을 얻는 단계;를 포함하며, 금속층은 이온화도 (degree of electrolytic dissociation)가 높은 금속을 사용하여 양극으로 하고, 마스크층은 이온화도가 낮은 금속을 사용하여 음극으로 한다. 이러한 구성을 통해서 금속층을 원하는 사이즈로 정교하게 패터닝할 수 있다.
금속층, 식각, 배선, 마스크

Abstract translation: 所公开的金属微加工方法包括：在衬底上沉积金属层;在金属层上沉积具有彼此不同的金属层和电离度的掩模层;以及提供图案化的衬底本体; 并通过浸没的金属层和在电解质中，以获得所期望的图案的掩模层在基体之间产生电位差的金属层的侵蚀;其中所述金属层是通过使用高金属离子化度（电离度）和阳极 并且掩模层由具有低离子化程度的金属制成作为阴极。 采用这种结构，可以将金属层精确地图案化为期望的尺寸。

公开(公告)号：KR100492105B1

公开(公告)日：2005-06-01

申请号：KR1020020082983

申请日：2002-12-24

Applicant: 삼성전자주식회사

Inventor： 강석진 ,  정석환 ,  이문철 ,  정규동 ,  홍석우

IPC: B81B7/00

CPC classification number: G01C19/5762 ,  B81B3/0059 ,  B81B2201/0242 ,  B81B2203/051 ,  B81B2203/053

Abstract: 수평 가진 수직형 MEMS 자이로스코프 및 그 제작 방법이 개시된다. 본 발명에 따른 수평 가진 수직형 MEMS 자이로스코프는, 기판, 기판 일영역의 상면에 고정되어 있는 지지대, 지지대 상면에 고정되어 기판에 평행하게 부상되어 있으며, 일영역이 기판에 평행한 소정의 방향으로 진동가능한 구동 구조물, 구동 구조물에 고정되어 구동 구조물과 동일 평면상에 위치하며, 일영역이 기판에 대해 수직방향으로 진동가능한 감지 구조물, 구동 구조물 및 감지 구조물의 상부에 위치하며 기판과 접합되어 있는 캡 웨이퍼, 및 캡 웨이퍼의 하단 소정영역에 형성되고, 감지 구조물의 수직방향 변위를 측정하는 수직변위 감지 고정전극을 포함한다. 본 발명에 의하면, 감지 질량체의 수직변위를 감지하기 위한 감지전극을 캡 웨이퍼에 구성함으로서, 공정 단계가 단축되고 신뢰성이 향상된 수직형 MEMS 자이로스코프를 제작할 수 있다. 또한, 수평형 자이로스코프와 동일한 공정으로 제작가능하므로, 수평형 1축과 수평형 2축을 동일 기판상에 구성하여 3축 MEMS 자이로스코프의 제작이 용이하다.

公开(公告)号：KR100486710B1

公开(公告)日：2005-05-03

申请号：KR1020020022217

申请日：2002-04-23

Applicant: 삼성전자주식회사

Inventor： 조혜정 ,  이용수 ,  홍석우 ,  송인섭

IPC: F25B39/00

Abstract: 미세 윅(Wick) 구조를 갖는 씨피엘(CPL) 냉각 장치의 증발기에 관해 개시되어 있다. 개시된 CPL 냉각 장치의 증발기는 응축기로부터 유입되는 냉매를 저장하면서 상부 공간에 상기 유입되는 냉매에 포함된 비 응축가스를 모을 수 있도록 구성된 냉매 저장부, 상기 냉매의 기화를 통해 발열체의 냉각이 이루어지는 냉각부 및 상기 냉매 저장부로부터 상기 냉각부로 모세관력에 의한 상기 냉매의 이송이 이루어지는 채널 영역을 한정하도록 결합된 상부 및 하부 구조물을 포함하는 평판형인 것을 특징으로 한다. 이때, 상기 하부 구조물은 기판으로 사용되는 제1 하부 구조물 및 상기 기판의 테두리 상에 형성된 제2 하부 구조물로 구성되거나 상기 제1 및 제2 하부 구조물과 동등한 제1 내지 제3 편(片)으로 구성된다. 상기 제2 편과 상기 상부 구조물사이에 채널 영역이 형성되는데, 상기 채널 영역에 냉매에 대해 모세관력을 작용하는 패턴이나 다공성 부재와 같은 펌핑 수단이 구비된다.

公开(公告)号：KR1020040056494A

公开(公告)日：2004-07-01

申请号：KR1020020082983

申请日：2002-12-24

Applicant: 삼성전자주식회사

Inventor： 강석진 ,  정석환 ,  이문철 ,  정규동 ,  홍석우

IPC: B81B7/00

CPC classification number: G01C19/5762 ,  B81B3/0059 ,  B81B2201/0242 ,  B81B2203/051 ,  B81B2203/053

Abstract: PURPOSE: A MEMS(Micro Electro-Mechanical System) gyroscope and a production method thereof are provided to have the same production process as a horizontal type gyroscope by forming a detecting electrode in a cap wafer. CONSTITUTION: A horizontal seismic excitation vertical type MEMS gyroscope comprises a substrate(300), a support(310), a driving structure, a detecting structure, a cap wafer(350) and a detecting and fixing electrode of a vertical deviation. The support is fixed on the substrate. The driving structure is raised above the substrate in parallel by fixing on the support and vibrated in parallel with the substrate. The detecting structure is located in the same plane with the driving structure by fixing in the driving structure and vibrated in perpendicular to the substrate. The cap wafer is located in the upper parts of the driving structure and the detecting structure and joined with the substrate. The detecting and fixing electrode is formed in the lower part of the cap wafer. The detecting and fixing electrode measures the vertical deviation of the detecting structure. Thereby, the number of processes is reduced and the reliability is improved.

Abstract translation: 目的：通过在盖晶片中形成检测电极，提供了一种MEMS（微机电系统）陀螺仪及其制造方法，以与水平型陀螺仪具有相同的生产工艺。 构造：水平地震激励垂直型MEMS陀螺仪包括基板（300），支撑件（310），驱动结构，检测结构，盖晶片（350）和垂直偏差的检测和固定电极。 支撑体固定在基板上。 驱动结构通过固定在支撑件上而平行地升高到基板上方并与基板平行地振动。 检测结构通过固定在驱动结构中而与驱动结构位于同一平面中并垂直于基板振动。 盖晶片位于驱动结构的上部和检测结构中并与基板接合。 检测和固定电极形成在盖晶片的下部。 检测和固定电极测量检测结构的垂直偏差。 由此，能够减少处理次数，提高可靠性。

公开(公告)号：KR100425458B1

公开(公告)日：2004-03-30

申请号：KR1020010050322

申请日：2001-08-21

Applicant: 삼성전자주식회사

Inventor： 김민 ,  박종완 ,  홍석우 ,  신창희

IPC: H01L21/288

CPC classification number: H01L21/76843 ,  H01L21/288 ,  H01L21/76856 ,  H01L21/76874 ,  H01L21/76877 ,  H01L2221/1089

Abstract: A diffusion barrier layer having nitrogen at least on the top surface thereof is formed before activating the diffusion barrier layer used as an underlying layer during an electroless plating process, thereby enabling catalytic metal nuclei to be densely and uniformly formed on the diffusion barrier layer during the activation of the diffusion barrier layer. In a method for forming metal interconnections, a diffusion barrier layer having a nitrogen-containing layer exposed on the top surface thereof is formed on a semiconductor substrate. Then, the surface of the diffusion barrier layer is activated, and an electroless plated layer is formed on the activated diffusion barrier layer.

Abstract translation: 在无电镀工艺过程中激活用作底层的扩散阻挡层之前，形成至少在其顶表面上具有氮的扩散阻挡层，从而使得催化金属核能够在扩散阻挡层上密集均匀地形成 激活扩散阻挡层。 在形成金属互连的方法中，在半导体衬底上形成具有暴露在其顶表面上的含氮层的扩散阻挡层。 然后，扩散阻挡层的表面被激活，并且在激活的扩散阻挡层上形成无电镀层。

公开(公告)号：KR1020030017694A

公开(公告)日：2003-03-04

申请号：KR1020010050322

申请日：2001-08-21

Applicant: 삼성전자주식회사

Inventor： 김민 ,  박종완 ,  홍석우 ,  신창희

IPC: H01L21/288

CPC classification number: H01L21/76843 ,  H01L21/288 ,  H01L21/76856 ,  H01L21/76874 ,  H01L21/76877 ,  H01L2221/1089

Abstract: PURPOSE: A method for forming a metal line using electroless plating is provided to improve quality of a plating layer by forming uniformly catalytic metal cores on a diffusion barrier. CONSTITUTION: An insulating layer pattern(12) is formed on a semiconductor substrate(10) in order to define a hole. A diffusion barrier(20) is formed on the semiconductor substrate(10) including the hole. A preprocess is performed on a surface of the diffusion barrier(20). A plurality of catalytic metal cores(42) are formed on the diffusion barrier(20) by performing an activation process for the surface of the diffusion barrier(20). The catalytic metal cores(42) are formed with Pd, Pt, Au or Ag. An electroless plating layer is formed on the diffusion barrier(20). The remaining diffusion barrier(20) and the electroless plating layer except for the diffusion barrier(20) and the electroless plating layer of the inside of the hole are removed by performing a CMP process. An electroless plating layer pattern(44a) is formed on the inside of the hole.

Abstract translation: 目的：提供一种使用化学镀形成金属线的方法，通过在扩散阻挡层上均匀催化金属芯形成来提高镀层的质量。 构成：为了形成孔，在半导体衬底（10）上形成绝缘层图案（12）。 在包括该孔的半导体衬底（10）上形成扩散阻挡层（20）。 在扩散阻挡层（20）的表面上进行预处理。 通过对扩散阻挡层（20）的表面进行激活处理，在扩散阻挡层（20）上形成多个催化金属芯（42）。 催化金属芯（42）由Pd，Pt，Au或Ag形成。 在扩散阻挡层（20）上形成化学镀层。 通过进行CMP处理除去剩余的扩散阻挡层（20）和除扩散阻挡层（20）以外的化学镀层和孔内部的化学镀层。 在孔的内侧形成化学镀层图案（44a）。

公开(公告)号：KR1020000010019A

公开(公告)日：2000-02-15

申请号：KR1019980030711

申请日：1998-07-29

Applicant: 삼성전자주식회사

Inventor： 최진기 ,  박원모 ,  홍석우 ,  배기순

IPC: H01L21/31

Abstract: PURPOSE: A fabrication method of semiconductor device is provided to improve an operation characteristic of a transistor by remove a tail formed into the lower portion of a sidewall insulating film. CONSTITUTION: The fabrication method of semiconductor device includes the steps of; depositing a insulating film for a sidewall insulating film(106) into a semiconductor substrate(100) formed with a gate region(104), forming the sidewall insulating film into the gate region by etch-back processing into the insulating film, undercutting the semiconductor substrate up to reach a lower side of the sidewall insulating film and, removing the sidewall insulating film isolated from the substrate by the undercutting process. Thereby, it is possible to improve operation characteristics of devices in forming the sidewall insulating film into a gate of semiconductor device.

Abstract translation: 目的：提供半导体器件的制造方法，通过去除形成在侧壁绝缘膜的下部的尾部来改善晶体管的操作特性。 构成：半导体器件的制造方法包括以下步骤： 将用于侧壁绝缘膜（106）的绝缘膜沉积到形成有栅极区域（104）的半导体衬底（100）中，通过对绝缘膜进行回蚀处理将侧壁绝缘膜形成为栅极区域，从而将半导体 衬底到达侧壁绝缘膜的下侧，并且通过底切工艺去除与衬底隔离的侧壁绝缘膜。 由此，能够将形成侧壁绝缘膜的器件的工作特性提高为半导体器件的栅极。

公开(公告)号：KR1020000008117A

公开(公告)日：2000-02-07

申请号：KR1019980027799

申请日：1998-07-10

Applicant: 삼성전자주식회사

Inventor： 박원모 ,  김석태 ,  홍석우 ,  최진기

IPC: H01L21/8242

Abstract: PURPOSE: A method of fabricating a dynamic random access memory(DRAM) is provided to directly contact a bit line with a pad electrode layer without a bit line contact hole. CONSTITUTION: The method comprises the steps of forming an active region and a device isolation region on a semiconductor substrate; forming a transistor composed of a gate electrode and source/drain regions, wherein the gate electrode is formed by inserting a gate insulating layer onto the active region and the source/drain regions are mutually separated by the gate electrode; depositing an insulating layer on the above resultant and anisotropically etching the insulating layer to expose the source/drain region; depositing a first conductive layer on the above resultant and etching the first conductive layer to form a first pad electrode layer contacted with the exposed drain region and a second pad electrode contacted with the exposed source region; forming an interlayer insulating film on the above resultant; etching the first interlayer insulating film to expose partial surfaces of the first and the second pad electrode layers; and depositing a second conductive layer on the above resultant and etching the second conductive layer to form a bit line directly contacted with the exposed first pad electrode layer.

Abstract translation: 目的：提供一种制造动态随机存取存储器（DRAM）的方法，以直接接触具有焊盘电极层的位线而无需位线接触孔。 构成：该方法包括在半导体衬底上形成有源区和器件隔离区的步骤; 形成由栅极电极和源极/漏极区域构成的晶体管，其中所述栅极电极通过将栅极绝缘层插入所述有源区域并且所述源极/漏极区域被所述栅极电极相互分离而形成; 在上述结果上沉积绝缘层，并各向异性地蚀刻绝缘层以暴露源/漏区; 在上述结果上沉积第一导电层并蚀刻第一导电层以形成与暴露的漏极区接触的第一焊盘电极层和与暴露的源极区域接触的第二焊盘电极; 在上述结果上形成层间绝缘膜; 蚀刻第一层间绝缘膜以暴露第一和第二焊盘电极层的部分表面; 以及在上述结果上沉积第二导电层并蚀刻第二导电层以形成与暴露的第一焊盘电极层直接接触的位线。

公开(公告)号：KR1019990073979A

公开(公告)日：1999-10-05

申请号：KR1019980007289

申请日：1998-03-05

Applicant: 삼성전자주식회사

Inventor： 홍석우

IPC: H01L27/06

Abstract: 본 발명은 캐패시터의 하부전극 제조방법에 관한 것이다. 본 발명에 따르면, 캐패시터의 하부전극을 형성하기 위해 불순물이 도우프된 다결정 실리콘막을 형성한 뒤, 상기 다결정 실리콘막에 열처리공정을 실시한다. 그 결과, 상기 다결정 실리콘막의 불순물 농도구배가 감소되어 후속의 하부전극을 형성하기 위한 사진 및 식각공정에서 스트링거가 발생되지 않는 장점이 있다. 또한 상기 농도구배가 감소된 하부전극 상부에 유전막 형성시, 유전막의 두께가 균일하게 형성되어 항복 전압이 저하되는 효과가 있다.