公开(公告)号：KR100444270B1

公开(公告)日：2004-08-12

申请号：KR1020020039146

申请日：2002-07-06

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  김경록

IPC: H01L21/8244

CPC classification number: B82Y10/00 ,  H01L27/11 ,  H01L29/66439 ,  H01L29/66772 ,  H01L29/7613 ,  H01L29/78654 ,  Y10S438/962

Abstract: The present invention relates to a method for fabricating semiconductor device with negative differential conductance or transconductance. According to the present invention, a fabrication process thereof can be simplified by using an SOI (Silicon-On-Insulator) substrate, and a tunneling device exhibiting the negative differential conductance or transconductance at room temperature can be implemented by using P+-N+ junction barriers as tunneling barriers and implanting impurity ions into a channel region so that their density is higher than the effective density of states where electrons or holes can exist thereon. Since the semiconductor device with the negative differential conductance or transconductance can be also be implemented even at room temperature, there is an advantage in that the present invention can be applied to an SRAM or a logic device using a device which can be turned on/off in response to a specific voltage.Further, according to the fabrication method of the present invention. miniaturization of the device can be easily made, and the reproducibility and the mass productivity of the process can be enhanced. Simultaneously, the gate, the source/drain and the channel regions are formed by the self-aligned process. Thus, there is another advantage in that a gate pitch can also be reduced.In addition, there is a further advantage in that the semiconductor device fabricated according to the present invention has the characteristic of a single electron transistor by using the channel region as the quantum dot and the two P+-N+ junctions as the tunneling barriers.

Abstract translation: 本发明涉及一种制造具有负微分电导或跨导的半导体器件的方法。 根据本发明，通过使用SOI（绝缘体上硅）衬底可以简化其制造工艺，并且可以通过使用P + -N +结势垒实现在室温下呈现负微分电导或跨导的隧穿器件 作为隧道势垒并将杂质离子注入到沟道区中，使得它们的密度高于其上可存在电子或空穴的状态的有效密度。 由于即使在室温下也可以实现具有负的微分电导或跨导的半导体器件，因此具有的优点是本发明可以应用于使用可以开/关的器件的SRAM或逻辑器件 以响应特定的电压。此外，根据本发明的制造方法。 可以容易地实现装置的小型化，并且可以提高该过程的再现性和批量生产率。 同时，通过自对准过程形成栅极，源极/漏极和沟道区域。 因此，还有一个优点是栅极节距也可以减小。此外，还有一个优点是根据本发明制造的半导体器件具有单个电子晶体管的特性，其中通过使用沟道区作为 量子点和两个P + -N +结作为隧道势垒。

公开(公告)号：KR1020030089162A

公开(公告)日：2003-11-21

申请号：KR1020020027239

申请日：2002-05-17

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최우영

IPC: H01L29/78

Abstract: PURPOSE: A method for manufacturing an FET(Field Effect Transistor) having an LDD(Lightly Doped Drain) is provided to be capable of improving the reproductivity of a process, automating the process, and preventing contamination. CONSTITUTION: After forming the first oxide layer at the upper portion of an isolating layer, the first oxide sidewalls(45a,45b) are formed at both sides of a gate(43a) by carrying out the first dry etching process at the first oxide layer. After forming a nitride layer at the upper portion of the resultant structure, nitride sidewalls are formed at each outer portion of the first oxide sidewalls by carrying out the second dry etching process at the nitride layer. Then, a source and drain region(48a,48b) are formed at a semiconductor substrate(41) by implanting ions. The nitride sidewalls are removed by carrying out the third dry etching process for remaining the first oxide sidewalls alone. At this time, the insulating layer is selectively etched.

Abstract translation: 目的：提供具有LDD（轻掺杂漏极）的FET（场效应晶体管）的制造方法，能够提高工艺的再现性，使工艺自动化，防止污染。 构成：在隔离层的上部形成第一氧化物层之后，通过在第一氧化物层进行第一干蚀刻工艺，在栅极（43a）的两侧形成第一氧化物侧壁（45a，45b） 。 在所得结构的上部形成氮化物层之后，通过在氮化物层进行第二次干蚀刻工艺，在第一氧化物侧壁的每个外部形成氮化物侧壁。 然后，通过注入离子在半导体衬底（41）处形成源区和漏区（48a，48b）。 通过执行用于仅剩下第一氧化物侧壁的第三干蚀刻工艺来去除氮化物侧壁。 此时，绝缘层被选择性蚀刻。

公开(公告)号：KR1020030088309A

公开(公告)日：2003-11-19

申请号：KR1020020026415

申请日：2002-05-14

Applicant: 재단법인서울대학교산학협력재단

Inventor： 최병용 ,  이종덕 ,  박병국

IPC: H01L29/78

Abstract: PURPOSE: A FET(Field Effect Transistor) and a method for manufacturing the same are provided to be capable of easily forming an ultra-small channel, reducing the delay and resistance of a gate for improving the operation of the FET, and operating a source/drain with low resistance. CONSTITUTION: A FET is provided with an SOI(Silicon On Insulator) substrate(10), a source and drain region(3a,3b) spaced apart from each other at the silicon layer of the SOI substrate, and a pair of first insulating sidewalls(14a,14b) formed at the upper portion of the silicon layer between the source/drain region. The FET further includes a gate electrode(16'') formed at the predetermined upper portion of the silicon layer, a gate isolating layer(15) located between the gate electrode and the resultant structure, the second sidewalls(17a,17b) formed at both sides of the gate electrode, and silicide layers(18,19,20) selectively formed at the upper portion of the resultant structure.

Abstract translation: 目的：提供FET（场效应晶体管）及其制造方法，以便能够容易地形成超小通道，减小栅极的延迟和电阻，以改善FET的工作，并且操作源极 /漏低电阻。 构成：FET设置有SOI（绝缘体上硅）衬底（10），在SOI衬底的硅层处彼此间隔开的源极和漏极区域（3a，3b）以及一对第一绝缘侧壁 （14a，14b），形成在源极/漏极区之间的硅层的上部。 FET还包括形成在硅层的预定上部的栅电极（16“），位于栅极和所得结构之间的栅极隔离层（15），形成在第二侧壁 栅电极的两侧，以及选择性地形成在所得结构的上部的硅化物层（18,19,20）。

公开(公告)号：KR1020060070350A

公开(公告)日：2006-06-23

申请号：KR1020040109058

申请日：2004-12-20

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈 ,  이천안

IPC: H01L29/786

CPC classification number: H01L51/0529 ,  H01L21/8236

Abstract: 본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 유기 반도체 구동 소자 및 p 채널 공핍형 유기 반도체 부하 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 유기 반도체 구동 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 유기 반도체 부하 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 유기 반도체 구동 소자와 p 채널 공핍형 유기 반도체 부하 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 유기 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 구동 소자, 공핍형 부하 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍

公开(公告)号：KR1020060062482A

公开(公告)日：2006-06-12

申请号：KR1020040101338

申请日：2004-12-03

Applicant: 재단법인서울대학교산학협력재단

Inventor： 이종덕 ,  박병국 ,  진성훈

IPC: H01L51/40 ,  H01L29/78

CPC classification number: H01L51/0554 ,  H01L27/3274 ,  H01L29/4908 ,  H01L51/0541

Abstract: 본 발명은 종래 유기트랜지스터의 이동도 특성과 전류 점멸비(I
on /I
off ratio)를 동시에 개선하기 위한 이중 유기 박막층을 갖는 상극 구조 유기 트랜지스터의 제조방법에 관한 것으로, 게이트 절연막의 상부에 제 1 유기 반도체 박막층을 형성하는 단계 이외에 상기 제 1 유기 반도체 박막층의 상부에 제 2 유기 반도체 박막층을 형성하는 단계를 공정조건을 달리하여 별도로 행하는 이중 증착 방법(Two-Step-Deposition method)을 채택하여, 각 유기 반도체 박막층의 그레인 사이즈를 달리함으로써, 제 1 유기 반도체 박막층의 큰 그레인 사이즈에 의하여 이동도 특성을 향상시키고 동시에 제 2 유기 반도체 박막층의 작은 그레인 사이즈에 의하여 전류 점멸비를 향상시키는 방법을 제공한다.
이동도, 전류 점멸비, 유기 반도체, 유기 트랜지스터, 펜타신

公开(公告)号：KR100559115B1

公开(公告)日：2006-03-10

申请号：KR1020040055051

申请日：2004-07-15

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최병용

IPC: H01L29/78

Abstract: 본 발명은 전계 효과 트랜지스터의 제조방법에 관한 것으로, 실리콘 및 실리콘 게르마늄 에피텍시(epitaxy) 기술을 적용한 SOI 기판을 이용하여 'T'자형의 게이트 형상을 갖는 소자를 제조함으로써, 종래 'T'자형 게이트 소자의 특성을 그대로 가지면서, 채널은 에피텍시로 얇게 길러진 SOI의 실리콘 에피층을 사용하여 극미세 전계 효과 트랜지스터로 바람직한 완전 공핍형(Fully Depleted Type)의 동작을 만들어 주며, 소스/드레인은 에피텍시로 두껍게 길러진 실리콘 게르마늄 에피층을 이용함으로써 소스/드레인의 시리즈 저항을 줄이고, 나아가 전계 효과 트랜지스터의 채널이 형성될 영역을 형성하기 위한 공정을 개선 함으로써 채널 영역의 실리콘층 두께를 균일성(uniformity)과 재현성(reproducibility) 있게 구현하는 방법을 제공하고 있다.
전계, 효과, 트랜지스터, 측벽, 게르마늄, 에피텍시, SOI

公开(公告)号：KR100533820B1

公开(公告)日：2005-12-06

申请号：KR1020030035440

申请日：2003-06-02

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  이천안

IPC: G09G3/30

Abstract: 본 발명은 단일 실리콘 기판에 구동회로와 픽셀어레이가 함께 구현되는 마이크로 디스플레이의 픽셀어레이 열을 구동하기 위한 방법 및 구동회로에 관한 것으로서, 종래의 평판 디스플레이 구동회로에서 열 구동회로에 각 열마다 래치와 디지털-아날로그 변환기(Digital-to-Analog Converter, 이하 DAC라 함)가 있어서 구동회로 면적이 커졌던 문제점을 개선하기 위한 것이다. 본 발명에 의한, 열 구동방법은 각 열에 있던 래치를 모두 없애서 외부에서 들어오는 데이터들이 차례로 DAC를 거쳐 바로 각 열을 구동하도록 하고, 시프트 레지스터 출력신호를 두 개 이상으로 블록화 하여 특정 블록에 해당하는 출력신호 사이에서만 이에 해당하는 DAC가 순차적으로 작동되도록 함으로써, 종래 기술에 비해, 열 구동회로가 차지하는 면적을 크게 줄일 수 있고 불필요한 전력 소모를 방지하여 저전력 구동도 가능하게 되었다. 이와 함께 상기 발명을 실시하는데 직접 사용되는 DAC 동작 제어회로와 열 구동회로도 각각 제공된다.

公开(公告)号：KR100517126B1

公开(公告)日：2005-10-18

申请号：KR1020030025110

申请日：2003-04-21

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  우동수

IPC: H01L29/78

Abstract: 본 발명은 반도체 공정상 양자점 크기를 조절할 수 있는 단전자 트랜지스터와 단전자 트랜지스터의 기능을 보완하기 위한 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET과 그 각각의 제조방법에 관한 것이다.
발명에 의한, 단전자 트랜지스터는 기판 지지대의 상부에 적층된 절연체와; 상기 절연체의 상부에 단결정 실리콘으로 서로 이격되어 형성된 소스와 드레인 영역과; 상기 소스와 드레인을 서로 연결하며 단결정 실리콘으로 형성된 얇은 채널과; 상기 채널을 형성하기 위한 제 1 절연막과; 상기 채널의 양 측벽 중 대부분을 투과장벽으로 만들면서 소스와 드레인 영역을 전기적으로 분리하는 제 1 게이트 절연막과; 상기 제 1 게이트 절연막 상부에 적층되어 형성된 제 1 게이트와; 상기 채널의 양 측벽 중 제 1 게이트가 형성되지 않은 나머지 부분으로 양자점을 만드는 제 2 게이트 절연막과; 상기 제 2 게이트 절연막과 제 1 절연막 상부로 소스와 드레인 영역 사이에 적층된 제 2 게이트로 구성된 단전자 트랜지스터로서, 종래 기술에 비해, 실리콘 채널 아래 부분에서의 제 1 게이트에 의한 터널링 장벽의 약화를 막으면서 제 1 게이트 물질의 두께와 과도 식각 정도에 따라 양자점 크기를 조절할 수 있다. 이와 함께 단전자 트랜지스터의 신호 증폭을 키우기 위한 FinFET 형태의 이중게이트 MOSFET을 동일한 공정을 통하여 같은 SOI 기판에 동시에 집적할 수 있는 단전자 트랜지스터 및 이중게이트 MOSFET의 구조와 그 각각의 제조방법이 제공된다.

公开(公告)号：KR100401416B1

公开(公告)日：2003-10-17

申请号：KR1020010009078

申请日：2001-02-22

Applicant: 재단법인서울대학교산학협력재단

Inventor： 박병국 ,  이종덕 ,  최영진

IPC: H01L29/78

Abstract: PURPOSE: A field effect transistor and a method for fabricating the same are provided to use a shallow electronic layer excited by a field effect as a source/drain region. CONSTITUTION: A gate insulating layer(2) is formed on a semiconductor substrate(1) by growing an oxide layer. A side gate material layer is formed by depositing and doping a polysilicon on the gate insulating layer(2). The side gate material layer is patterned. A source/drain diffusion layer(4) is formed by implanting ions into the semiconductor substrate(1). A silicon nitride layer(5) is deposited on the patterned side gate material layer. A silicon oxide layer is formed on the side gate material layer and the silicon nitride layer(5). A silicon oxide layer sidewall(6) is formed by etching the silicon oxide layer. A couple of side gate(3) is formed by etching a side gate material layer. A main gate(7) is formed by depositing and doping the polysilicon.

Abstract translation: 目的：提供一种场效应晶体管及其制造方法，以使用由场效应激发的浅电子层作为源极/漏极区域。 构成：通过生长氧化物层在半导体衬底（1）上形成栅极绝缘层（2）。 通过在栅极绝缘层（2）上沉积和掺杂多晶硅来形成侧栅极材料层。 侧栅材料层被图案化。 通过将离子注入到半导体衬底（1）中形成源极/漏极扩散层（4）。 氮化硅层（5）沉积在图案化的侧栅极材料层上。 在侧栅极材料层和氮化硅层（5）上形成氧化硅层。 通过刻蚀氧化硅层形成氧化硅层侧壁（6）。 通过蚀刻侧栅极材料层形成一对侧栅极（3）。 主栅极（7）通过沉积和掺杂多晶硅形成。

公开(公告)号：KR1020060089262A

公开(公告)日：2006-08-09

申请号：KR1020050009846

申请日：2005-02-03

Applicant: 재단법인서울대학교산학협력재단 ,  삼성전자주식회사

Inventor： 심재성 ,  박병국 ,  이종덕 ,  김정우

IPC: H01L27/115 ,  H01L21/314

CPC classification number: H01L29/66833 ,  H01L21/28282 ,  H01L21/3105 ,  H01L21/823892 ,  H01L29/792

Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NOR