公开(公告)号：KR1020040099932A

公开(公告)日：2004-12-02

申请号：KR1020030032074

申请日：2003-05-20

Applicant: 전자부품연구원

Inventor： 이우성 ,  유찬세 ,  김경철 ,  박종철

IPC: H03H9/56

CPC classification number: H03H9/56 ,  H01P1/20345 ,  H03H9/54 ,  H03H2009/02173

Abstract: PURPOSE: A duplexing module using a laminated structure of ceramic substrate and FBAR(Film Bulk Acoustic Resonator) filter is provided to minimize the size and the mounting cost by forming a three-dimensional module. CONSTITUTION: An FBAR filter is formed on a resonator structure. An inductor and a delay signal line are patterned on an inductor substrate(50) and a delay line substrate(60). A first ground substrate(40) and a second ground substrate(70) include ground patterns connected to the inductor substrate and the delay line substrate. A connective substrate(30) is electrically connected to pad connection terminals of the inductor substrate and the delay line substrate through signal lines. A ground part of the resonator structure is electrically connected to ground patterns of the first substrate and the second substrate. The second ground substrate, the delay line substrate, the inductor substrate, the first ground substrate, the connective substrate, and the resonator structure are stacked sequentially and are packaged by using via holes of each substrate.

Abstract translation: 目的：提供一种使用陶瓷基板和FBAR（薄膜体声波谐振器）滤波器的叠层结构的双工模块，通过形成三维模块来最小化尺寸和安装成本。 构成：在谐振器结构上形成FBAR滤波器。 电感器和延迟信号线在电感器基板（50）和延迟线基板（60）上图案化。 第一接地衬底（40）和第二接地衬底（70）包括连接到电感器衬底和延迟线衬底的接地图案。 连接基板（30）通过信号线电连接到电感器基板和延迟线基板的焊盘连接端子。 谐振器结构的接地部分电连接到第一基板和第二基板的接地图案。 依次堆叠第二接地衬底，延迟线衬底，电感器衬底，第一接地衬底，连接衬底和谐振器结构，并且通过使用每个衬底的通孔来封装。

公开(公告)号：KR100318498B1

公开(公告)日：2001-12-22

申请号：KR1019990037856

申请日：1999-09-07

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  임욱 ,  류대원 ,  유찬세

IPC: B41F17/00

Abstract: 본발명은칩 부품의측면에단자를형성하기위한측면인쇄지그를개시한다. 본발명은칩 부품의측면크기보다상대적으로큰 크기의칩 홀이다수배열되며, 가장자리에다수의결합홈이형성된제 1 플레이트와; 칩홀이다수배열되며, 가장자리에수평방향으로수평장공이형성된제 2 플레이트와; 칩홀이다수배열되며, 가장자리에수직방향으로수직장공이형성된제 3 플레이트와; 상기결합홈, 수평장공및 수직장공을일체로결합하는결합수단을포함한다. 따라서, 칩홀의크기를조절할수 있도록하여다양한크기의칩에사용할수 있으며, 인쇄작업시칩 부품의손상을방지할수 있으며, 스퀴지또는롤러의상하방향유동이발생되는것을방지하여인쇄특성을향상시킬수 있다.

公开(公告)号：KR100288964B1

公开(公告)日：2001-04-16

申请号：KR1019990007417

申请日：1999-03-06

Applicant: 전자부품연구원

Inventor： 박인식 ,  임욱 ,  유찬세 ,  강남기 ,  안달 ,  박준석 ,  고현종 ,  김상철 ,  류대원

IPC: H01F17/00

Abstract: 이발명의고주파용적층형트랜스포머에서, 다수의제1 세라믹시트에는도전성페이스트가충진된비어홀이각각형성되어있고, 이비어홀을통하여연결되어제1 인덕터를형성하는제1 코일패턴이각각형성되어있다. 그리고, 제2 세라믹시트에는제1 세라믹시트의제1 코일패턴과연결되는제1 캐패시터패턴이형성되어있고, 제3 세라믹시트에는제2 캐패시터패턴이형성되어있으며, 제2 및제3 세라믹시트는서로일정간격을두고형성되어제1 캐패시터를형성한다. 다수의제4 세라믹시트에는비어홀이각각형성되어있고, 이비어홀을통하여제2 인덕터를형성하는제2 코일패턴이각각형성되어있으며, 상기제2 코일패턴은상기제3 세라믹시트의제2 캐패시터패턴과연결된다. 그리고, 제5 세라믹시트에는제2 코일패턴과연결되는제3 캐패시터패턴이형성되어있고, 제6 세라믹시트에는제4 캐패시터패턴이형성되어있으며, 제5 및제6 세라믹시트는서로일정간격을두고형성되어제2 캐패시터를형성한다. 이러한적층형트랜스포머는캐패시터를사용함에따라, 저용량의인덕터를사용하여도높은임피던스변환율을얻을수 있으며, 소형으로제조가가능하고, 제조공정이간단하다.

公开(公告)号：KR100281191B1

公开(公告)日：2001-04-02

申请号：KR1019980055592

申请日：1998-12-17

Applicant: 전자부품연구원

Inventor： 강남기 ,  김상철 ,  고현종 ,  박인식 ,  유찬세 ,  임욱

IPC: H01F17/00

Abstract: 세라믹 시트의 가장 위 또는 아래에 좌, 우 상, 하의 방향을 구분할 수 있는 비어홀을 형성하고, 이 비어홀에 식별을 위한 페이스트가 채워져 있다. 이러한 비어홀은 적어도 하나 이상 형성되어 있다. 상술한 비어홀에 채워져 있는 페이스트는 식별이 용이한 칼라 페이스트로 이루어져 있다.
따라서 적층형 칩 인덕터는 가장 위면 또는 아래면에 방향을 표시하기 위한 비어홀을 형성하고 이 비어홀에 칼라 페이스트가 채워지도록 함으로서 인덕터 소자의 방향 표시가 용이하고, 인덕터 소자의 모서리 연마 공정에서 방향 표시부가 지워지거나 훼손될 염려가 없으며, 비어홀을 제품의 좌, 우 상, 하를 구분할 수 있는 표식으로 사용함으로서 제품의 생산 수율을 향상시킬 수 있고 표시 프린팅을 위한 마킹 공정이 불필요하므로 공정의 단계를 줄일 수 있다. 그리고 프린팅 된 표시부의 수축률 오차로 인한 칩의 휘어짐을 막을 수 있다.

公开(公告)号：KR1020010017373A

公开(公告)日：2001-03-05

申请号：KR1019990032856

申请日：1999-08-11

Applicant: 전자부품연구원

Inventor： 강남기 ,  이우성 ,  임욱 ,  유찬세 ,  조현민 ,  윤종광 ,  최현석 ,  금병훈

IPC: H01L23/48

Abstract: PURPOSE: A multiple-line grid array package is provided to simplify a manufacturing process, by soldering a multiple line grid on a package body in which an input/output node is arranged. CONSTITUTION: A semiconductor chip(13) is built in a package body, and a plurality of input/output nodes(12) are arranged on an upper surface of the package body(10). A multiple line grid(20) is soldered to the input/output node of the package body. The multiple line grid has a substrate(23) of a non-conductive material, and has the same size as the package body. A hole is located in a one-to-one correspondence with the input/output node. A unit lead(22) is formed by filling and applying a conductive material in the hole and soldered to the input/output node.

Abstract translation: 目的：提供多行网格阵列封装，以通过将多行网格焊接在其中布置输入/输出节点的封装体上来简化制造过程。 构成：半导体芯片（13）内置在封装主体中，并且多个输入/输出节点（12）布置在封装主体（10）的上表面上。 多线栅格（20）被焊接到封装体的输入/输出节点。 多线栅格具有非导电材料的衬底（23），并且具有与封装主体相同的尺寸。 孔与输入/输出节点一一对应地设置。 通过在孔中填充并施加导电材料并焊接到输入/输出节点来形成单元引线（22）。

公开(公告)号：KR1020170046521A

公开(公告)日：2017-05-02

申请号：KR1020150146969

申请日：2015-10-21

Applicant: 전자부품연구원

Inventor： 유명재 ,  유찬세 ,  박성대

IPC: H01C17/065 ,  H01C7/00

Abstract: 후막저항체용페이스트조성물이제공된다. 이후막저항체용페이스트조성물은 ITO(Indium tin oxide) 분말, 유리첨가제및 분산제를포함하고, 상기 ITO 분말은 35 내지 85 중량%로, 상기유리첨가제는 15 내지 60 중량%로혼합된다.

Abstract translation: 提供厚膜电阻器糊剂组合物。 由于用于薄膜电阻器浆料组合物包含ITO（铟锡氧化物）粉末，玻璃添加剂和分散剂，其中，所述ITO粉末为35〜85重量％时，玻璃的添加剂与15至60％（重量）混合。

公开(公告)号：KR101589587B1

公开(公告)日：2016-01-28

申请号：KR1020130161709

申请日：2013-12-23

Applicant: 전자부품연구원 ,  전북대학교산학협력단

Inventor： 이우성 ,  유찬세 ,  김동수 ,  정용채

IPC: H03H7/46

Abstract: 본발명은 T형이중대역정합회로및 그설계방법에관한것으로서, 본발명의 T형이중대역정합회로는일단이입력단에직렬연결되고, 제1 인덕터와제1 커패시터가병렬연결된형태이며, 제1 저지대역에공진주파수를갖는제1 LC 공진부, 상기제1 LC 공진부의타단으로부터분로를형성하여입력단과병렬연결되고, 제2 인덕터와제2 커패시터가직렬연결된형태이며, 제2 저지대역에공진주파수를갖는제2 LC 공진부, 및상기제1 LC 공진부의타단과출력단사이에위치하여상기제1 LC 공진부와직렬연결되고, 제3 인덕터와제3 커패시터가병렬연결된형태이며, 제3 저지대역에공진주파수를갖는제3 LC 공진부를포함하며, 이를통해단일의 T형회로를이용하여이중의통과대역을가지는회로를제공할수 있고, 필요에따라설정된세 개의저지대역에서불필요한고조파및 혼변조성분들이제거된다.

公开(公告)号：KR101589583B1

公开(公告)日：2016-01-28

申请号：KR1020140002200

申请日：2014-01-08

Applicant: 전자부품연구원

Inventor： 이우성 ,  유찬세 ,  김동수 ,  박준철

IPC: H03F3/20 ,  H03F3/217

Abstract: 본발명은입력되는전력을증폭시켜출력시키는전류모드클래스-S 구조의이동통신용전력송신기에관한것으로, 출력전력을향상시킬수 있는 Class-S 전력증폭기를제공하는데 있다. 본발명에따른 Class-S 전력증폭기는대역통과델타-시그마변조기으로부터출력되는디지털신호에대한동 위상디지털신호와역 위상디지털신호를 1차증폭하는드라이버와, 드라이버로부터출력되는 1차증폭된동 위상디지털신호와역 위상디지털신호를 2차증폭시키는버퍼증폭부를구비하는드라이버증폭부, 드라이버증폭부로부터출력되는 2차증폭된동 위상디지털신호와역 위상디지털신호를 3차증폭시키는 SMPA, SMPA로부터출력되는 3차증폭된동 위상디지털신호와역 위상디지털신호를 Single-ended 형태로출력하는매칭부를포함한다.

公开(公告)号：KR101559721B1

公开(公告)日：2015-10-14

申请号：KR1020140024038

申请日：2014-02-28

Applicant: 전자부품연구원 ,  전북대학교산학협력단

Inventor： 김동수 ,  이우성 ,  유찬세 ,  정용채

IPC: H01P5/10

Abstract: 본발명은넓은대역폭과높은격리특성을통해광대역전력증폭기를포함하는다양한 RF 시스템에적용가능한높은격리특성을갖는광대역마이크로파발룬에관한것으로, 특성임피던스를갖는두개의수평λ/4 전송선로; 특성임피던스과를갖는두개의수직λ/2 전송선로를포함하는것을특징으로하며, 광대역특성뿐만아니라높은격리도특성을가지는발룬구조를제공함으로차동증폭기등 높은격리도가요구되는회로에적용가능하고, 광대역브랜치라인발룬은수평λ/4 전송선로()와수직λ/2 전송선로(과)에각각서로다른특성임피던스를적용하여광대역특성을만들어낼 수있으며, 등가회로는세 단자모두를정합할수 있고, 수직λ/2 전송선로()에저항기와병렬중앙λ/4 전송선로를구성함으로써두 평형출력단자사이에높은격리특성을제공하는효과가있다. 또한중앙λ/4 전송선로의특성임피던스가낮아구현이힘들때에결합및 절단이개방되고격리단이단락된λ/4 결합전송선로로대체하여보통의전송선로로구현가능한높은격리특성을갖는광대역발룬을설계할수 있는효과를가진다.

公开(公告)号：KR1020140084901A

公开(公告)日：2014-07-07

申请号：KR1020120154906

申请日：2012-12-27

Applicant: 전자부품연구원 ,  전북대학교산학협력단

Inventor： 유찬세 ,  이우성 ,  김동수

IPC: H03F3/217 ,  H03F1/56

CPC classification number: H03F1/56 ,  H01P1/203 ,  H03F3/217 ,  H03H7/38

Abstract: The present invention relates to a current mode class-S amplifier having an impedance control circuit which can be applied to communications signals with high efficiency by controlling impedance of harmonic signals to be low in a current mode class-S amplifier structure. The current mode class-S amplifier having an impedance control circuit for removing harmonics according to the present invention comprises: a BPDSM to convert an RF input signal into a PWM signal; a switching power amplifier to amplify the PWM signal; and a differential filter to remove harmonics from the amplified signal. An impedance control circuit is additionally connected to the differential amplifier to match characteristic impedance and load impedance of a natural frequency band.

Abstract translation: 本发明涉及一种具有阻抗控制电路的电流模式等级S放大器，其可以通过在电流模式S类放大器结构中控制低谐波信号的阻抗来高效率地应用于通信信号。 根据本发明的具有用于去除谐波的阻抗控制电路的电流模式S类放大器包括：将RF输入信号转换为PWM信号的BPDSM; 用于放大PWM信号的开关功率放大器; 以及用于从放大信号中去除谐波的差分滤波器。 阻抗控制电路另外连接到差分放大器以匹配固有频带的特征阻抗和负载阻抗。