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公开(公告)号：KR1020120072247A
公开(公告)日：2012-07-03
申请号：KR1020100134084
申请日：2010-12-23
Applicant: 한국전자통신연구원
IPC: H03L7/085
CPC classification number: H03L7/0891 , H03D13/004 , H03L7/097
Abstract: PURPOSE: A frequency comparator is provided to form a simple hardware structure by using a shift register in a frequency comparator applied to an adaptive frequency calibration loop of a PLP(phase-locked loop). CONSTITUTION: An input unit(230) generates a first reference signal and a second reference signal having differential relation and a 180 degree phase difference of 50% of a duty ratio over a reference signal divided from a reference frequency demultiplier. An up shift register(240) and a down shift register(250) respectively connect a first reference signal and a second reference signal to each reset terminal. An input terminal of the up shift register and the down shift register receives a logic high signal. An output unit(260) outputs a comparison value by comparing a first lower output bit in the up shift register and a second lower output bit in the down shift register.
Abstract translation: 目的：提供频率比较器以通过使用施加到PLP（锁相环）的自适应频率校准环路的频率比较器中的移位寄存器来形成简单的硬件结构。 构成：输入单元（230）产生具有差分关系的第一参考信号和第二参考信号以及占空比的50％相对于从参考分频器分频的参考信号的180度相位差。 上移位寄存器（240）和下移寄存器（250）分别将第一参考信号和第二参考信号连接到每个复位端。 上移寄存器和下移寄存器的输入端接收逻辑高电平信号。 输出单元（260）通过比较上移寄存器中的第一较低输出位和下移寄存器中的第二较低输出位来输出比较值。
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公开(公告)号：KR1020100066320A
公开(公告)日：2010-06-17
申请号：KR1020090060619
申请日：2009-07-03
Applicant: 한국전자통신연구원
CPC classification number: H03H17/08 , H03H21/00 , H03H21/0012 , H03L7/093 , H03L7/0992
Abstract: PURPOSE: A digital proportional integral loop filter is provided to improve the stability of all digital phase locked loop using a proportional integral loop filter. CONSTITUTION: A first proportion amplifier(210) multiplies a first proportion loop gain and a phase-error value. A first integral amplifier(220) multiplies a phase error accumulated value and a first integral loop gain. A second proportion amplifier(240) multiplies the phase-error value and a second proportion loop. A second integral amplifier(250) multiplies the phase-error accumulated value and a second integral loop gain. The first offset generating unit(260) generates a first offset. A second offset generating unit(270) generates a second offset. A first adder(230) adds the outputs of the first proportion amplifier and the first integral amplifier. A second adder(280) adds the outputs of the second proportion amplifier, the second integral amplifier, the first offset generating unit, and the second offset generating unit.
Abstract translation: 目的：提供数字比例积分环路滤波器，以使用比例积分环路滤波器来提高所有数字锁相环的稳定性。 构成：第一比例放大器（210）将第一比例环增益和相位误差值相乘。 第一积分放大器（220）将相位误差累加值和第一积分环路增益相乘。 第二比例放大器（240）将相位误差值和第二比例循环相乘。 第二积分放大器（250）将相位误差累积值和第二积分环路增益相乘。 第一偏移生成单元（260）生成第一偏移。 第二偏移生成单元（270）产生第二偏移。 第一加法器（230）将第一比例放大器和第一积分放大器的输出相加。 第二加法器（280）将第二比例放大器，第二积分放大器，第一偏移生成单元和第二偏移生成单元的输出相加。
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公开(公告)号：KR100937435B1
公开(公告)日：2010-01-19
申请号：KR1020070100608
申请日：2007-10-05
Applicant: 한국전자통신연구원
IPC: H01L29/93
CPC classification number: H01L29/93 , H01L27/0808
Abstract: 본 발명은 게이트 버랙터를 이용한 차동 버랙터에 관한 것으로, 종래의 PN 접합 버랙터 및 MOS 버랙터에 비해 튜닝 범위, 선형 특성, 최대 커패시턴스에 대한 최소 커패시턴스 비가 우수한 게이트 버랙터를 이용하여 차동 버랙터를 구성함으로써, 넓은 튜닝 범위를 가지면서 선형성이 우수하고 공통모드 제거비가 향상된 차동 버랙터를 구현할 수 있는 것을 특징으로 한다.
차동 버랙터, 게이트 버랙터, LC VCO, 공통 모드 제거비, CMRR-
公开(公告)号：KR100868527B1
公开(公告)日：2008-11-13
申请号：KR1020070054421
申请日：2007-06-04
Applicant: 한국전자통신연구원
Abstract: 본 발명은 차동 증폭기형 광대역 능동 발룬에 관한 것으로, 더미 트랜지스터를 이용하여 두 차동 신호간의 신호 불균형을 보상할 수 있도록 구성되어 있으며, 이에 따라 SDR(software defined radio)이나 UWB(ultra wideband)와 같은 광대역 시스템의 능동 발룬 회로에 응용될 수 있다. 또한, 본 발명에 따른 능동 발룬 회로는 온도 변화와 공정 변화 등에 의해 신호의 불균형이 초래될 경우 칩 외부에서 전압 조정 단자를 조정하여 두 차동 신호간의 크기 오차 및 위상 오차를 미세 조정함으로써 두 차동 신호간의 신호 불균형을 간단하게 해결할 수 있으며, 두 차동 증폭쌍을 구성하는 입력 트랜지스터를 캐스코드 구조로 구성함으로써 신호의 누설 및 셀프-믹싱을 방지할 수 있다.
광대역, 발룬, UWB, SDR-
公开(公告)号：KR101681977B1
公开(公告)日：2016-12-02
申请号：KR1020100139534
申请日：2010-12-30
Applicant: 한국전자통신연구원
CPC classification number: H04L27/3809
Abstract: 본발명은이산시간수신기에관한것으로, 광대역의다양한신호를처리할수 있는수신기구조로서, 넓은범위의입력주파수와넓은대역폭의신호를처리할수 있도록일정한범위의샘플링주파수를갖는이산시간필터를이용함으로써전류소모및 면적을줄일수 있으며디지털과의집적이수월해져 SoC로칩 설계시용이하다.
Abstract translation: 提供了具有能够处理各种宽带信号的结构的离散时间接收机。 离散时间接收机使用具有恒定范围的采样频率的离散时间滤波器，以处理具有宽范围和宽带宽的输入频率的信号，从而可以减少电流消耗和 离散时间接收机。 由于离散时间接收器易于与数字设备集成，所以使用片上系统（SoC）设计芯片很容易。
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Patent Agency Ranking
公开(公告)号：KR101283468B1
公开(公告)日：2013-07-23
申请号：KR1020090111880
申请日：2009-11-19
Applicant: 한국전자통신연구원
Inventor： 민병훈
CPC classification number: H03L7/0893 , H03L7/093
Abstract: 본 발명은 기존과 동일한 성능을 제공하면서 칩 면적은 절반 이하로 줄일 수 있도록 하는 루프필터 및 이를 포함하는 위상 고정 루프에 관한 것으로, 루프 필터는, n(n은 자연수)의 전류비를 갖는 제1 및 제2 전류를 인가받으며, 상기 제2 전류가 인가되는 제2 입력노드의 임피던스를 n배 증가시켜 출력 임피던스를 생성하는 연산증폭기를 구비하고, 상기 연산증폭기를 이용하여 제1 입력노드에 인가된 상기 제1 전류를 1차 필터링하는 1차 필터경로; 상기 제1 입력노드에 인가된 상기 제1 전류를 2차 필터링하는 2차 필터경로; 및 상기 제1 입력노드에 인가된 상기 제1 전류를 3차 필터링하는 3차 필터경로를 포함할 수 있다.
루프필터, 위상 고정 루프, 칩 면적, 연산 증폭기-
公开(公告)号：KR1020110070776A
公开(公告)日：2011-06-24
申请号：KR1020100115078
申请日：2010-11-18
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A high linearity mixer and a direct conversion receiver using the same are provided to eliminate the frequency dependency characteristic of conversion gain with an analog passive mixer. CONSTITUTION: A mixer(200) comprises a sampler unit(210) and a buffer unit(220). According to a sampling frequency, the sampler unit performs the electric charge sampling of an input current. The input unit has a low impedance. The buffer unit receives the output signal of the sampler unit. The buffer unit amplifies the output signal. The buffer unit outputs the current signal. A filter(300) eliminates high frequency components from the output signal of the mixer.
Abstract translation: 目的：提供一种高线性混频器和使用该线性混频器的直接转换接收器，以通过模拟无源混频器消除转换增益的频率依赖特性。 构成：混合器（200）包括取样器单元（210）和缓冲单元（220）。 根据采样频率，采样器单元执行输入电流的电荷采样。 输入单元具有低阻抗。 缓冲单元接收采样器单元的输出信号。 缓冲单元放大输出信号。 缓冲单元输出电流信号。 滤波器（300）从混频器的输出信号中消除高频分量。
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公开(公告)号：KR1020080052226A
公开(公告)日：2008-06-11
申请号：KR1020070054421
申请日：2007-06-04
Applicant: 한국전자통신연구원
Abstract: A wideband active Balun(Balance to Unbalance) based on a differential amplifier is provided to adjust a size error and a phase error between two differential signals by adjusting a voltage controlling terminal outside a chip, thereby compensating for a signal imbalance due to a temperature change or a processing change. A wideband active Balun(300) based on a differential amplifier converts a single-ended input signal to a differential signal having a reverse phase and identical amplitude. A dummy resistance(R35) and a dummy transistor(N35) are connected in series between a power terminal(VDD) and a drain terminal of a transistor used for a tail current source, for compensating for an imbalance of the differential signal due to a parasitic capacitance of the transistor used for the tail current source. The imbalance of the differential signal is compensated by adjusting the parasitic capacitance between a gate and a source of the dummy transistor and a trans-conductance of the dummy transistor.
Abstract translation: 提供基于差分放大器的宽带有源平衡 - 不平衡（Balance to Unbalance），通过调整芯片外部的电压控制端来调整两个差分信号之间的尺寸误差和相位误差，从而补偿由于温度变化引起的信号失衡 或处理更改。 基于差分放大器的宽带有源Balun（300）将单端输入信号转换为具有反相和相同幅度的差分信号。 虚拟电阻（R35）和虚拟晶体管（N35）串联连接在用于尾电流源的晶体管的电源端子（VDD）和漏极端子之间，用于补偿由于 用于尾电流源的晶体管的寄生电容。 差分信号的不平衡通过调节虚拟晶体管的栅极和源极之间的寄生电容和虚设晶体管的跨导电来补偿。
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公开(公告)号：KR100835979B1
公开(公告)日：2008-06-09
申请号：KR1020070042003
申请日：2007-04-30
Applicant: 한국전자통신연구원
IPC: H03B5/12
CPC classification number: H03L5/00 , H03B5/04 , H03B5/1215 , H03B5/1228 , H03B5/1243
Abstract: A voltage controlled oscillator having a switching bias is provided to reduce flicker noise and to improve a phase noise characteristic by applying switching bias technique. An LC resonance circuit(120) oscillates a resonant frequency according to an input voltage. A loss compensation circuit(140) is composed of first and second transistors to amplify the oscillated resonant frequency. A bias circuit(160) is composed of third and fourth transistors to provide bias current to the first and second transistors. A peak detector(180) is composed of fifth and sixth transistors and third and fourth capacitors in order to detect a peak value from an oscillation waveform of the LC resonance circuit, and to apply the peak value to the third and fourth transistors of the bias circuit. A switching circuit(190) turns on/off the third and fourth circuits of the bias circuit according to the oscillation waveform.
Abstract translation: 提供具有开关偏压的压控振荡器以减少闪烁噪声并通过施加开关偏置技术来提高相位噪声特性。 LC谐振电路（120）根据输入电压振荡谐振频率。 损耗补偿电路（140）由第一和第二晶体管组成，以放大振荡的谐振频率。 偏置电路（160）由第三和第四晶体管组成，以向第一和第二晶体管提供偏置电流。 峰值检测器（180）由第五和第六晶体管和第三和第四电容器组成，以从LC谐振电路的振荡波形检测峰值，并将峰值施加到偏置的第三和第四晶体管 电路。 开关电路（190）根据振荡波形来打开/关闭偏置电路的第三和第四电路。
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公开(公告)号：KR101292669B1
公开(公告)日：2013-08-02
申请号：KR1020090101148
申请日：2009-10-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 TDC(Time to Digital Converter)를 포함한 위상검출기로부터 지연위상( ) 과 TDC 오차가 포함된 위상오차(Phase_e0)를 입력 받아 상기 TDC의 오차를 N(N은 자연수)배 높은 시간해상도를 가지도록 보정하는 TDC 오차 보정 장치에 관한 것으로, 상기 장치는 상기 지연위상을 N(N은 자연수)배 세분화시켜 제1 내지 제(N-1) 분할지연위상을 생성하는 분할 곱셈부; 상기 위상오차에 상기 제1 내지 제(N-1) 분할지연위상을 각각 더하여, 제1 내지 제(N-1) 위상오차를 생성하는 덧셈부; 및 상기 위상오차와 제1 내지 제(N-1) 위상오차 중에서, 실제 위상오차와 가장 근접한 값을 가지는 위상오차 보정값을 획득하는 비교부를 포함할 수 있다.
TDC, ADPLL, TDC 오차, 지연위상, 위상오차
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