-
公开(公告)号：KR101220173B1
公开(公告)日：2013-01-11
申请号：KR1020090023897
申请日：2009-03-20
Applicant: 한국전자통신연구원
Abstract: 본 발명은, 발진기에서 원하는 출력 주파수를 얻기 위해 입력해주는 비트값인 주파수 채널 워드 명령값(FCW) 및 프로그래머블 분주기의 최소 분주비(n : n은 상수)가 설정된 주파수 보정 루프에 있어서, 입력되는 제어비트에 따라 출력 주파수를 조절하는 발진기(Oscillator)와, 상기 발진기의 출력 주파수를 분주하며, 분주비가 가변되는 프로그래머블 분주기와, 상기 프로그래머블 분주기의 출력신호 및 기준 주파수를 입력받아 상기 기준 주파수의 한주기 동안에 상기 분주기의 출력 신호의 클럭수를 측정하여 출력하는 카운터부, 및 상기 채널 워드 명령값을 상기 최소 분주비로 나눈 값의 정수값인 기준 비교값(p)에서 상기 카운터부에서 출력되는 클럭수를 뺀 값을 상기 발진기의 제어비트로 출력하는 주파수 검출기를 포함하며, 상기 프로그래머블 분주기는 상기 카운터부에서 출력되는 클럭수를 피드백받아 상기 발진기의 출력신호에 대한 분주비를 정하는 것을 특징으로 하는 주파수 보정루프를 제공할 수 있다.
발진기(oscillator), 분주기(divider), 카운터(counter)-
公开(公告)号：KR1020100062888A
公开(公告)日：2010-06-10
申请号：KR1020090062191
申请日：2009-07-08
Applicant: 한국전자통신연구원
IPC: H03D7/00
Abstract: PURPOSE: A frequency synthesizer is provided to move an output frequency of a frequency oscillator to a frequency band wanting within fast time. CONSTITUTION: A frequency oscillator(110) controls an output frequency according to a control bit inputted. A programmable divider(120) divides the output frequency of the frequency oscillator to A variable dividing ratio. A counter unit(130) is inputted the output signal and the reference frequency of the programmable divider. The counter unit outputs a counter value with counting a rising edge of the output signal of the divider, a first heat signal and a second heat signal. A phase detector(160) outputs the control bit by subtracting a fractional error of the output signal of the programmable divider in the fractional error of a fixing phase from the counter value and the reference frequency.
Abstract translation: 目的：提供频率合成器将频率振荡器的输出频率移动到快速时间内想要的频带。 构成：频率振荡器（110）根据输入的控制位来控制输出频率。 可编程分频器（120）将频率振荡器的输出频率除以A可变分频比。 计数器单元（130）输入可编程分频器的输出信号和参考频率。 计数器单元通过计数除法器的输出信号的上升沿，第一加热信号和第二加热信号来输出计数器值。 相位检测器（160）通过从计数器值和参考频率减去固定相位的分数误差中的可编程分频器的输出信号的分数误差来输出控制位。
-
公开(公告)号：KR101449484B1
公开(公告)日：2014-10-13
申请号：KR1020100115078
申请日：2010-11-18
Applicant: 한국전자통신연구원
Abstract: 본 발명은 직접 변환 수신기에 관한 것으로서, 샘플링 주파수에 따라서 입력 전류를 전하 샘플링하는 샘플러부 및 낮은 입력 임피던스를 가지면서 샘플러부의 출력 신호를 수신하여 증폭하고 전류신호를 출력하는 버퍼부를 포함하는 고선형성 믹서 장치와, 믹서 장치의 출력 신호를 데시메이션하고 FIR 필터링 하는 필터 장치를 포함하며, 필터 장치는, 입력 신호를 서로 상이한 샘플링 주기만큼 지연시키고 서로 동일한 또는 상이한 웨이트(weight)를 부여하여 다수의 지연 신호를 생성하여 출력하는 신호전달부와, 신호전달부로부터 출력되는 다수의 지연 신호를 가산하여 결과를 출력하는 가산부를 포함한다.
-
公开(公告)号：KR101304596B1
公开(公告)日：2013-09-05
申请号：KR1020090055584
申请日：2009-06-22
Applicant: 한국전자통신연구원
Abstract: CMOS 공정을 이용하여 금속-산화물-금속(MOM) 구조의 평판 캐패시터에 스위치를 적용하여 제어신호에 따라 서로 다른 캐패시턴스를 형성하는 가변 캐패시턴스를 갖는 캐패시터가 개시된다. 상기 가변 캐패시턴스를 갖는 캐패시터는, 하나의 제1 금속층을 포함하는 복수의 금속층 및 상기 복수의 금속층 사이에 개재된 복수의 유전체층을 포함하는 적층구조물; 및 상기 복수의 금속층 중 상기 제1 금속층을 제외한 나머지 금속층 중 적어도 하나의 금속층에 일단이 연결된 적어도 하나의 스위치를 갖는 스위치부를 포함하며, 상기 제1 금속층과 상기 스위치의 타단은 캐패시터의 양 단자가 되며, 상기 스위치의 단락/개방 제어를 통해 상기 양 단자 사이에 적어도 두 개의 캐패시턴스를 제공한다.
가변, 캐패시턴스, 캐패시터, 디지털 제어 발진기, 단위 캐패시턴스, 스위치, CMOS, MOM-
-
Patent Agency Ranking
公开(公告)号：KR101172891B1
公开(公告)日：2012-08-10
申请号：KR1020090060619
申请日：2009-07-03
Applicant: 한국전자통신연구원
Abstract: 본 발명은 디지털 비례적분 루프 필터에 관한 것이다. 본 발명에 의한 디지털 비례적분 루프 필터는, 위상오차값에 제1비례루프이득을 곱한값을 출력하는 제1비례증폭부; 위상오차누적값에 제1적분루프이득을 곱한값을 출력하는 제1적분증폭부; 상기 위상오차값에 제2비례루프이득을 곱한값을 출력하는 제2비례증폭부; 상기 위상오차누적값에 제2적분루프이득을 곱한값을 출력하는 제2적분증폭부; 위상오차평균값에 상기 제1비례루프이득에서 상기 제2비례루프이득을 뺀 값을 곱한 제1오프셋을 생성하는 제1오프셋 생성부; 위상오차누적평균값에 상기 제1적분루프이득에서 상기 제2적분루프이득을 뺀 값을 곱한 제2오프셋을 생성하는 제2오프셋 생성부; 상기 제1비례증폭부의 출력과 상기 제1적분증폭부의 출력을 더하는 제1덧셈기; 상기 제2비례증폭부의 출력과 상기 제2적분증폭부의 출력과 상기 제1오프셋 생성부의 출력과 상기 제2오프셋 생성부의 출력을 더하는 제2덧셈기; 및
상기 제1덧셈기 또는 상기 제2덧셈기의 출력 중 어느 하나를 출력하는 먹스를 포함한다.
위상오차, 기어 시프트, ADPLL, 루프 필터-
公开(公告)号：KR1020100062908A
公开(公告)日：2010-06-10
申请号：KR1020090101148
申请日：2009-10-23
Applicant: 한국전자통신연구원
CPC classification number: G04F10/005 , H03K5/135 , H03L7/0812 , H03L2207/50
Abstract: PURPOSE: An error correction apparatus of a time to digital converter is provided to simply select a time resolution of a TDC by changing a digital control value without changing design of the apparatus. CONSTITUTION: A division multiplying unit(310) generates a first to a(N-1) division delay phase by subdividing the delay phase as N times. An adding unit(330) generates the first to the(N-1) phase error by respectively adding the first to the(N-1) division delay phase on the phase error. A comparison unit(350) gains a phase error correction value including a value closing with real phase error among the phase error and the first to the(N-1) phase error. The division multiplying unit includes a first to a(N-1) multiplier capable of generating the first to the(N-1) division delay phase.
Abstract translation: 目的：提供时 - 数转换器的纠错装置，通过改变数字控制值来简单地选择TDC的时间分辨率，而不改变设备的设计。 构成：除法乘法单元（310）通过将延迟相分割为N次来产生第一至第（N-1）个除法延迟相位。 加法单元（330）通过在相位误差上分别加上第（N-1）个除法延迟相位来产生第一至第（N-1）相位误差。 比较单元（350）在相位误差和第一到第（N-1）个相位误差之间获得包括以实相位误差闭合的值的相位误差校正值。 除法乘法单元包括能够产生第一至第（N-1）个除法延迟相位的第一至第（N-1）个乘法器。
-
公开(公告)号：KR1020140112656A
公开(公告)日：2014-09-24
申请号：KR1020130026891
申请日：2013-03-13
Applicant: 한국전자통신연구원
Abstract: An embodiment of the present invention provides a digital phase locked loop which includes: a time-to-digital converter (TDC) which outputs a digital bit based on a reference clock and an input clock. The TDC includes a first arbiter group which outputs a first logic value by compensating a phase difference between the input clock and the reference clock with a first average offset; a second arbiter group which outputs a second logic value by compensating the phase difference between the input clock and the reference clock with a second average offset; and a signal processing unit which outputs the digital bit based on the first and second logic values.
Abstract translation: 本发明的一个实施例提供一种数字锁相环，其包括：基于参考时钟和输入时钟输出数字位的时间数字转换器（TDC）。 TDC包括第一仲裁器组，其通过以第一平均偏移补偿输入时钟和参考时钟之间的相位差来输出第一逻辑值; 第二仲裁器组，通过用第二平均偏移补偿输入时钟和参考时钟之间的相位差来输出第二逻辑值; 以及信号处理单元，其基于第一和第二逻辑值输出数字位。
-
公开(公告)号：KR1020130082303A
公开(公告)日：2013-07-19
申请号：KR1020120003442
申请日：2012-01-11
Applicant: 한국전자통신연구원
IPC: H03K19/173 , H03M9/00
CPC classification number: H03M9/00
Abstract: PURPOSE: A serializer is provided to prevent glitch problems caused by phase errors when aligning phases between data and clock or clock and clock. CONSTITUTION: A serializer includes a clock generator (210), a logical circuit (220), and a driver circuit (230). The clock generator generates a first clock signal or a second clock signal which is different from the first clock signal by receiving reference clock signals having different phases. The logical circuit generates an output signal of each inputted parallel data by using the first clock signal or the second clock signal. The driver circuit connects data corresponding to the output signal inputted from the logical circuit in series and outputs the data. [Reference numerals] (210) Clock generator circuit; (220) Logical circuit; (230) Driver circuit
Abstract translation: 目的：提供串行器，以防止在数据和时钟或时钟和时钟之间调整相位时由相位误差引起的毛刺问题。 构成：串行器包括时钟发生器（210），逻辑电路（220）和驱动器电路（230）。 时钟发生器通过接收具有不同相位的参考时钟信号产生不同于第一时钟信号的第一时钟信号或第二时钟信号。 逻辑电路通过使用第一时钟信号或第二时钟信号来产生每个输入的并行数据的输出信号。 驱动电路串联连接与从逻辑电路输入的输出信号对应的数据，并输出数据。 （210）时钟发生电路; （220）逻辑电路; （230）驱动电路
-
公开(公告)号：KR1020120077541A
公开(公告)日：2012-07-10
申请号：KR1020100139534
申请日：2010-12-30
Applicant: 한국전자통신연구원
CPC classification number: H04L27/3809 , H04B1/16 , H03H17/04
Abstract: PURPOSE: A discrete time receiver is provided to maintain linearity having a wide dynamic range by controlling a gain of an operation trans-conductance amplifier. CONSTITUTION: A discrete time filter(220) inputs an output signal of a mixer. The discrete time filter controls decimation rate according to a sampling clock. An ADC(Analog to Digital Converter)(208) inputs an output signal of the discrete time filter. The ADC converts the inputted signal into a digital signal. A clock interface block(209) offers a clock which is necessary for the mixer, the discrete time filter, and the ADC.
Abstract translation: 目的：提供离散时间接收器，通过控制运算透射放大器的增益来保持具有宽动态范围的线性度。 构成：离散时间滤波器（220）输入混频器的输出信号。 离散时间滤波器根据采样时钟控制抽取率。 ADC（模数转换器）（208）输入离散时间滤波器的输出信号。 ADC将输入的信号转换为数字信号。 时钟接口块（209）提供混频器，离散时间滤波器和ADC所需的时钟。
-
-
-
-
-
-
-
-
-
Search Results
24
records
(took 0.023 seconds)
