公开(公告)号：KR1019920002517B1

公开(公告)日：1992-03-27

申请号：KR1019890004487

申请日：1989-04-04

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  양전욱 ,  이진희 ,  이재신 ,  최영규 ,  강진영

IPC: H01L21/304

Abstract: An insulating layer (4) is selectively deposited on a semi- insulated GaAs substrate (1) on which a buried p type and n+ type layers (3)(8) are formed. The first and second side walls (7)(9) are formed between gate, drain and source and are in contact with the insulating layer (4). An AuGe/Ni layer (11) is formed on the source and drain regions in contact with the n+ type layer (8), while a Ti/Pt/Au gate metal (10) is formed on the gate region. Over the layers an insulating layer (13) and metallic lines (14) are formed in the cited order, and thus, the length of the gate is shortened by providing dual side walls, thereby improving the speed characteristics and reducing noise.

Abstract translation: 在半绝缘GaAs衬底（1）上选择性地沉积绝缘层（4），在其上形成掩埋p型和n +型层（3）（8）。 第一和第二侧壁（7）（9）形成在栅极，漏极和源极之间并且与绝缘层（4）接触。 在与n +型层（8）接触的源极和漏极区域上形成AuGe / Ni层（11），而在栅极区域上形成Ti / Pt / Au栅极金属（10）。 在这些层上，以引用的顺序形成绝缘层（13）和金属线（14），因此，通过提供双侧壁来缩短栅极的长度，从而提高速度特性并降低噪声。

公开(公告)号：KR1019910005437A

公开(公告)日：1991-03-30

申请号：KR1019890011897

申请日：1989-08-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  이재신 ,  양전욱

IPC: H01L23/50

公开(公告)号：KR100233263B1

公开(公告)日：1999-12-01

申请号：KR1019960064945

申请日：1996-12-12

Applicant: 한국전자통신연구원

Inventor： 오응기 ,  양전욱 ,  박철순 ,  편광의

IPC: H01L31/09

CPC classification number: B82Y20/00 ,  H01L31/035236

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
광검출기 제조방법.
2. 발명이 해결하려고 하는 기술적 과제
비교적 낮은 제작 단가로 기판에 수직으로 입사한 빛을 효과적으로 흡수할 수 있는 구조를 갖으며 기존의 집적회로 제작 공정과 양립할 수 있는 적외선 감지 광검출기 및 그 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
제1 도전형의 화합물 반도체 기판; 소정부위의 상기 제1 도전형의 화합물 반도체 기판내에 일정간격을 두고 상기 제1 도전형의 화합물 반도체 기판과 반대형의 불순물이 이온주입된 도핑 초격자 영역; 상기 도핑 초격자 영역의 수직한 양단에 형성된 제1 컬렉터 영역 및 제1 에미터 영역; 상기 제1 컬렉터 영역 및 제1 에미터 영역상에 형성된 각각의 제1 컬렉터 전극 및 제1 에미터 전극; 상기 도핑 초격자 영역의 수평 방향으로 소정거리 이격되어 위치한 제2 컬렉터 영역 및 제2 에미터 영역; 및 상기 제2 컬렉터 영역 및 제2 에미터 영역상에 형성된 각각의 제2 컬렉터 전극 및 제2 에미터 전극을 구비하여 이루어진 적외선 감지 광검출기를 제공하고자 함.
4. 발명의 중요한 용도
광검출기 제조 공정에 이용됨.

公开(公告)号：KR1019990050380A

公开(公告)日：1999-07-05

申请号：KR1019970069499

申请日：1997-12-17

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 양전욱 ,  문재경 ,  오응기 ,  이재진 ,  편광의

IPC: H01L29/78

Abstract: 본 발명은 GaAs 기판의 식각에 의해 생성된 한쪽 측벽에 불순물의 이온주입과 활성화로 채널을 형성하고, 식각된 다른쪽 측벽에 게이트 금속을 증착하여 형성하며, 측벽의 상단부와 하단부에 소스와 드레인의 저항성 접촉을 형성하고 금속 배선을 하여 트랜지스터를 제작 함으로써 특성을 크게 향상시킨 수직한 채널을 갖는 트랜지스터의 제작 방법에 관한 것이다.
본 발명은 기존의 트랜지스터에 비해 다음과 같은 장점을 지닌다. 첫째, 증착되는 금속의 두께와 증착되는 방향에 의해 게이트 길이가 정해지므로 리소그라피에 의존하지 않는 극히 작은 게이트 길이를 갖는 트랜지스터를 제작할 수 있으며, 둘째, 소스와 드레인이 완전히 분리된 형태로 트랜지스터가 제작되기 때문에 기생 채널(parasitic channel)에 의한 기생 효과를 제거할 수 있고, 셋째, 형성된 채널의 한쪽이 절연막으로 접촉되어 있어 abrupt 한 불순물 분포를 나타내므로 트랜지스터의 on-off 특성을 크게 향상시킬 수 있으며 게이트와 접촉된 부분의 불순물 농도를 작게할 수 있으므로 게이트의 특성을 향상 시킬 수 있다.

公开(公告)号：KR1019980043594A

公开(公告)日：1998-09-05

申请号：KR1019960061517

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오웅기 ,  박철순 ,  편광의

IPC: H01L29/786

Abstract: 본 발명은 반도체 소자의 제조방법에 관한 것으로, 고품위 트랜지스터를 제작하기 위해 기판 위의 제1절연막에 포토레지스트막 패턴을 형성하고 이 패턴 위에 제2절연막을 증착하고 방향성 식각에 의해 하층의 제1절연막까지 식각하여 포토레지스트막에 절연막의 측벽을 형성한 후 제2절연막을 선택적으로 식각하고 노출된 게이트 영역을 리세스 식각한 다음 게이트 급속을 증착, 리프트-오프하여 T-형의 금속 게이트를 형성하므로서, 미세한 게이트의 형성이 가능할 뿐 아니라 공정이 단순한 T-형 게이트 형성 방법이 제시된다.

公开(公告)号：KR100120688B1

公开(公告)日：1997-08-20

申请号：KR1019930027214

申请日：1993-12-10

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  강석봉 ,  박철순 ,  박형무

IPC: H01L21/30

公开(公告)号：KR1019960026926A

公开(公告)日：1996-07-22

申请号：KR1019940036029

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 양전욱 ,  오응기 ,  이진희 ,  박철순

IPC: H01L21/336

Abstract: 본 발명은 반도체 장치의 제조방법에 있어서, 개선된 T형 게이트를 형성하느 방법에 관한 것이다.
본 발명에 의해 제작된 공중교각(airbridge) 형태의 T-게이트에 의하면, 게이트 금속이 화학적인 방법으로 증착된 절연막에 의해 접촉되기 때문에 종래의 포토레지스트와 게이트 금속 사이에서 나타날 수 있는 계면에 따른 측면방향의 Au 성장을 억제할 수 있으며, 금속선 간의 단락의 발생을 방지할 수 있기 때문에 금속선간의 간격을 줄일 수 있다.
또한 공정을 안정화시킴과 아울러 단순화시킬 수 있기 때문에 수율을 향상시킬 수 있다.

公开(公告)号：KR1019960026923A

公开(公告)日：1996-07-22

申请号：KR1019940036027

申请日：1994-12-22

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  양전욱 ,  박철순

IPC: H01L29/40

Abstract: 본 발명은 고전자 이동도 트랜지슬(HEMT),금속-반도체 전계효과 트랜지스터(MESFET) 등의 전계효과형 반도체 소자 또는 이종접합 바이폴라 트랜지스터(HBT) 등의 화합물 소자의 오믹접촉 전극 제조방법에 관한 것으로서 ,그 형성방법은, 반절연 갈륨비소 기판(1)상에 채널층(2)과 소오스 전극 및 드레인 전극의 형성을 위한 감광막의 패턴(3)을 형성하는 공정과; 적어도 Ni,Ge, Au으로 된 다층구조의 오믹금속층(4)을 그 위에 형성하는 공정과; 상기 감광막패턴(3)을 제거하여 다층 구조의 오믹금속층으로 된 소오스/드레인 전극을 형성하는 공정과; 그 위에 다층구조의 절연층으로 이루어진 오믹금속보호막을 도포하는 공정과; 상이한 온도에서 2단계로 열처리하는 공정과; 상기 오믹금속보호막을 제거하는 공정과; 소정의 감광막패턴을 그 위에 형성하여 게이트영역을 정의하는 공정과; 금속막을 증착하여 상기 소정의 감광막패턴을 마스크로 사용하여 T-형상의 게이트를 형성하는 공정을 포함한다.이로써, 오믹층의 특성을 향상시킬 수 있다.

公开(公告)号：KR100083651B1

公开(公告)日：1995-04-03

申请号：KR1019910024262

申请日：1991-12-24

Applicant: 한국전자통신연구원

Inventor： 심규환 ,  양전욱 ,  조경익 ,  이용탁

IPC: H01L21/28

公开(公告)号：KR1019940007666B1

公开(公告)日：1994-08-22

申请号：KR1019900021812

申请日：1990-12-26

Applicant: 한국전자통신연구원

Inventor： 박철순 ,  심규환 ,  맹성재 ,  양전욱 ,  최영규 ,  강진영 ,  이경호 ,  이진희 ,  김도진

IPC: H01L29/772

CPC classification number: H01L29/66878 ,  H01L21/28587

Abstract: The method manufactures a self-align GaAs field effect transistor by using a heat-resisting gate. The method comprises the steps of: (A) forming a photosensitive pattern (124) and injecting n-type impurity on an active region; (B) removing a pattern (124) and forming a silicon layer (122) and a metal layer (123); (C) forming a photosensitive pattern to define a gate region; (D) removing a metal layer (123) and a silicon layer (122) by a mask to form a gate; (E) forming a source/drain region and injecting n-type impurity; (F) forming a metal silicide by thermal process; and (G) forming an ohmic electrode (126) on a source/drain region.

Abstract translation: 该方法通过使用耐热栅极制造自对准GaAs场效应晶体管。 该方法包括以下步骤：（A）在活性区上形成感光图案（124）并注入n型杂质; （B）去除图案（124）并形成硅层（122）和金属层（123）; （C）形成感光图形以限定栅极区域; （D）通过掩模去除金属层（123）和硅层（122）以形成栅极; （E）形成源极/漏极区域并注入n型杂质; （F）通过热处理形成金属硅化物; 和（G）在源极/漏极区上形成欧姆电极（126）。