公开(公告)号：DE102016204414A1

公开(公告)日：2016-09-22

申请号：DE102016204414

申请日：2016-03-17

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L29/775 ,  H01L21/20 ,  H01L21/283 ,  H01L21/324 ,  H01L29/423

Abstract: Eine Nanodraht-Feldeffekttransistor(FET)-Einheit beinhaltet einen ersten Source-/Drain-Bereich und einen zweiten Source-/Drain-Bereich. Jeder von dem ersten und dem zweiten Source-/Drain-Bereich ist auf einer Oberseite eines Bulk-Halbleitersubstrats ausgebildet. Ein Gate-Bereich ist zwischen den ersten und den zweiten Source-/Drain-Bereich zwischengefügt und befindet sich direkt auf der Oberseite des Bulk-Halbleitersubstrats. Eine Mehrzahl von Nanodrähten ist lediglich in dem Gate-Bereich ausgebildet. Die Nanodrähte hängen über dem Halbleitersubstrat und definieren Gate-Kanäle der Nanodraht-FET-Einheit. Eine Gate-Struktur beinhaltet eine Gate-Elektrode, die in dem Gate-Bereich derart ausgebildet ist, dass sich die Gate-Elektrode mit einer gesamten Oberfläche jedes Nanodrahts in Kontakt befindet.

公开(公告)号：DE102016204201A1

公开(公告)日：2016-09-22

申请号：DE102016204201

申请日：2016-03-15

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  CHANG PAUL ,  COHEN GUY M ,  GUILLORN MICHAEL A

IPC: H01L39/24 ,  H01L39/22

Abstract: Silicidierte Nanodrähte als Nanobrücken in Josephson-Kontakten. Ein supraleitender silicidierter Nanodraht wird als Weak-Link-Brücke in einem Josephson-Kontakt verwendet und ein Herstellungsverfahren wird angewendet, um silicidierte Nanodrähte herzustellen, das ein Strukturieren von zwei Kontakt-Bänken und eines rauen Nanodrahts aus einem Siliciumsubstrat, ein Umformen des Nanodrahts durch Wasserstoff-Tempern und ein Silicidieren des Nanodrahts durch Einbringen eines Metalls in die Nanodraht-Struktur aufweist.

公开(公告)号：DE112011100901T5

公开(公告)日：2013-01-03

申请号：DE112011100901

申请日：2011-05-31

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  CHANG JOSEPHINE B

IPC: H01L21/336 ,  H01L29/06 ,  H01L29/786

Abstract: Ein Verfahren zum Bilden eines Feldeffekttransistors (FET) weist das Abscheiden eines Kanalmaterials auf einem Substrat, wobei das Kanalmaterial Graphen oder eine Nanostruktur aufweist; das Bilden einer Gate-Zone über einem ersten Teil des Kanalmaterials; das Bilden von Abstandhaltern in Nachbarschaft zu der Gate-Zone; das Abscheiden eines Kontaktmaterials über dem Kanalmaterial, der Gate-Zone und den Abstandhaltern; das Abscheiden eines dielektrischen Materials über dem Kontaktmaterial; das Entfernen eines Teils des dielektrischen Materials und eines Teils des Kontaktmaterials, um den oberen Bereich der Gate-Zone frei zu legen; das Zurücknehmen des Kontaktmaterials; das Entfernen des dielektrischen Materials und das Strukturieren des Kontaktmaterials auf, um einen selbstausgerichteten Kontakt für den FET zu bilden, wobei sich der selbstausgerichtete Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.

公开(公告)号：DE102016204201B4

公开(公告)日：2017-12-28

申请号：DE102016204201

申请日：2016-03-15

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  CHANG PAUL ,  COHEN GUY M ,  GUILLORN MICHAEL A

IPC: H01L39/24 ,  B82Y10/00 ,  B82Y40/00 ,  H01L39/22

Abstract: Verfahren zum Ausbilden eines supraleitenden Weak-Link-Kontakts, wobei das Verfahren aufweist: Strukturieren einer ersten Kontakt-Bank, einer zweiten Kontakt-Bank und eines rauen Nanodrahts aus einem Siliciumsubstrat; Umformen des Nanodrahts durch Wasserstoff-Tempern; und Silicidieren des Nanodrahts durch Einbringen eines Metalls in den Nanodraht; wobei: der Nanodraht so geformt, dimensioniert, strukturiert, angeordnet und/oder verbunden ist, dass er eine Weak-Link-Brücke zwischen der ersten Kontakt-Bank und der zweiten Kontakt-Bank bildet.

公开(公告)号：DE112011100901B4

公开(公告)日：2015-10-22

申请号：DE112011100901

申请日：2011-05-31

Applicant: IBM

Inventor： LAUER ISAAC ,  SLEIGHT JEFFREY ,  CHANG JOSEPHINE B

IPC: H01L21/336 ,  B82Y10/00 ,  H01L29/06 ,  H01L29/786 ,  H01L51/05

Abstract: Verfahren zum Bilden eines Feldeffekttransistors (FET), aufweisend: Abscheiden eines Kanalmaterials auf einem Substrat, wobei das Kanalmaterial eine Nanostruktur aufweist; Bilden einer Gate-Zone (301) über einem ersten Teil des Kanalmaterials; Bilden von Abstandhaltern (302) in Nachbarschaft zu der Gate-Zone; Abscheiden eines Kontaktmaterials (401) über dem Kanalmaterial, der Gate-Zone und den Abstandhaltern; Abscheiden eines dielektrischen Materials (501) über dem Kontaktmaterial; Entfernen eines Teils des dielektrischen Materials (501) und eines Teils des Kontaktmaterials (401), um einen oberen Bereich der Gate-Zone (301), obere Bereiche der Abstandhaltern und obere Bereiche von äußeren Seitenwänden der Abstandhaltern frei zu legen, wobei die äußeren Seitenwände der Abstandhalter sich gegenüber den der Gate-Zone anliegenden Seitenwänden der Abstandhalter befinden; Zurücknehmen des Kontaktmaterials; Entfernen des dielektrischen Materials; und Strukturieren des Kontaktmaterials, um einen selbstausgerichteten Kontakt für den FET zu bilden, wobei sich der selbstausgerichtete Kontakt über einer Source-Zone und einer Drain-Zone des FET befindet, wobei die Source-Zone und die Drain-Zone einen zweiten Teil des Kanalmaterials aufweisen.

公开(公告)号：GB2514709A

公开(公告)日：2014-12-03

申请号：GB201415474

申请日：2013-02-19

Applicant: IBM

Inventor： SLEIGHT JEFFERY W ,  CHANG JOSEPHINE B ,  LAUER ISSAC ,  NARASIMHA SHREESH

IPC: H01L29/423 ,  B82Y10/00 ,  H01L29/06 ,  H01L29/66 ,  H01L29/775 ,  H01L29/786

Abstract: Non-planar semiconductor devices are provided that include at least one semiconductor nanowire 18" suspended above a semiconductor oxide layer (26) that is present on a first portion (100) of a bulk semiconductor substrate. An end segment of the at least one semiconductor nanowire is attached to a first semiconductor pad region (20A) and another end segment of the at least one semiconductor nanowire is attached to a second semiconductor pad region (20B). The first and second pad regions are located above and are in direct contact with a second portion (102) of the bulk semiconductor substrate which is vertically offsets from the first portion (100). The structure further includes a gate (27) surrounding a central portion (18C) of the at least one semiconductor nanowire, a source region (40, 50A) located on a first side of the gate, and a drain region (40', 50B) located on a second side of the gate which is opposite the first side of the gate.

公开(公告)号：DE112013001158T5

公开(公告)日：2014-11-13

申请号：DE112013001158

申请日：2013-02-19

Applicant: IBM

Inventor： SLEIGHT JEFFREY W ,  CHANG JOSEPHINE B ,  LAUER ISAAC ,  NARASIMHA SHREESH

IPC: H01L29/78 ,  H01L21/336

Abstract: Es werden nichtplanare Halbleitereinheiten bereitgestellt, welche mindestens einen Halbleiter-Nanodraht 18'' umfassen, der über einer Halbleiteroxidschicht (26) aufgehängt ist, die auf einem ersten Abschnitt (100) eines massiven Halbleitersubstrats vorhanden ist. Ein Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer ersten Halbleiterkontaktzone (20A) befestigt und ein anderes Endsegment des mindestens einen Halbleiter-Nanodrahts ist an einer zweiten Halbleiterkontaktzone (20B) befestigt. Die erste und zweite Halbleiterkontaktzone sind über einem zweiten Abschnitt (102) des massiven Halbleitersubstrats angeordnet, welcher von dem ersten Abschnitt (100) vertikal versetzt ist, und stehen in direktem Kontakt mit diesem. Die Struktur umfasst ferner ein Gate (27), welches einen Mittelabschnitt (18C) des mindestens einen Halbleiter-Nanodrahts umgibt, eine Source-Zone (40, 50A), welche auf einer ersten Seite des Gates angeordnet ist, und eine Drain-Zone (40', 50B), welche auf einer zweiten Seite des Gates angeordnet ist, die der ersten Seite des Gates gegenüber liegt.

公开(公告)号：DE112011103350T5

公开(公告)日：2013-07-18

申请号：DE112011103350

申请日：2011-10-03

Applicant: IBM ,  JSR CORP

Inventor： CHARNS LESLIE ,  CUMMINGS JASON E ,  GUILLORN MICHAEL E ,  CHANG JOSEPHINE B ,  HUPKA LUKASZ J ,  KOLI DINESH ,  KONNO TOMOHISA ,  KRISHNAN MAHADEVAIYER ,  LOFARO MICHAEL F ,  NALASKOWSKI JAKUB W ,  NODA MASAHIRO ,  PENIGALAPATI DINESH K ,  YAMANAKA TATSUYA

IPC: H01L21/304 ,  H01L21/336 ,  H01L29/78

Abstract: Ein Verfahren zum Planarisieren weist das Planarisieren eines Halbleiter-Wafers in einem ersten chemisch-mechanischen Polierschritt auf, um Materialüberschuss zu entfernen und eine oberste Schicht so zu planarisieren, dass eine Dicke des Materials der obersten Schicht über darunterliegenden Schichten zurückbleibt. Das Material der obersten Schicht wird in einem zweiten chemisch-mechanischen Polierschritt planarisiert, um die oberste Schicht weiter zu entfernen und darunterliegende Schichten eines zweiten Materials und eines dritten Materials derart freizulegen, dass eine Selektivität des Materials der obersten Schicht zum zweiten Material und zum dritten Material zwischen ungefähr 1:1:1 und ungefähr 2:1:1 liegt, um eine ebene Topografie bereitzustellen.

公开(公告)号：DE102016105486B4

公开(公告)日：2019-10-17

申请号：DE102016105486

申请日：2016-03-23

Applicant: IBM

Inventor： CHANG JOSEPHINE B ,  GUILLORN MICHAEL A ,  LAUER ISAAC ,  SLEIGHT JEFFREY W

IPC: H01L21/8234 ,  B82Y10/00 ,  H01L27/088 ,  H01L29/775

Abstract: Verfahren zum Bilden einer Komplementär-Metall-Oxid-Halbleiter(CMOS)-Einheit, die mehrere, auf Nanodrähten beruhende Transistoren mit unterschiedlichen Schwellenspannungen aufweist, wobei das Verfahren die Schritte aufweist:- Bereitstellen eines Wafers, der eine Oxidschicht (104; 1404) auf einem Substrat (102; 1402) aufweist;- Bilden von Nanodrähten (702; 1502) und Pads auf dem Wafer, wobei die Pads an entgegengesetzten Enden der Nanodrähte angebracht sind und die Nanodrähte an dem Wafer verankern und wobei die Nanodrähte eine einheitliche Abmessung aufweisen und in variierenden Höhen über der Oxidschicht (104; 1404) aufgehängt sind; und- Bilden von Gate-Stapeln der auf Nanodrähten beruhenden Transistoren, die wenigstens teilweise Teilbereiche von jedem der Nanodrähte umgeben durch:◯ i) Abscheiden eines konformen Gate-Dielektrikums (1002; 2202) sowohl um die Nanodrähte (702; 1502) herum als auch auf dem Wafer unter den Nanodrähten;◯ ii) Abscheiden eines konformen Metalls (1102; 2302) mit Austrittsarbeit auf dem konformen Gate-Dielektrikum (1002; 2202) sowohl um die Nanodrähte (702; 1502) herum, so dass die Nanodrähte von dem Metall vollständig umgeben werden, als auch auf dem Wafer unter den Nanodrähten, wobei eine Menge des konformen Metalls mit Austrittsarbeit, die um die Nanodrähte herum abgeschieden wird, aufgrund der variierenden Höhen variiert wird, in denen die Nanodrähte über der Oxidschicht aufgehängt werden; und◯ iii) Abscheiden einer konformen Schicht aus Poly-Silicium (1202; 2402) auf dem konformen Metall (1102; 2302) mit Austrittsarbeit sowohl um die Nanodrähte (702; 1502) herum als auch auf dem Wafer unter den Nanodrähten.

公开(公告)号：GB2509660A

公开(公告)日：2014-07-09

申请号：GB201407290

申请日：2012-10-25

Applicant: IBM ,  ZEON CORP

Inventor： CHANG JOSEPHINE B ,  ENGELMANN SEBASTIAN U ,  FULLER NICHOLAS C M ,  GUILLORN MICHAEL A ,  NAKAMURA MASAHIRO

IPC: H01L21/31 ,  H01L21/311

Abstract: An anisotropic silicon nitride etch provides selectivity to silicon and silicon oxide by forming a fluorohydrocarbon-containing polymer on silicon surfaces and silicon oxide surfaces. Selective fluorohydrocarbon deposition is employed to provide selectivity to non-nitride surfaces. The fluorohydrocarbon-containing polymer interacts with silicon nitride to form a volatile compound, thereby enabling etching of silicon nitride. The fluorohydrocarbon-containing polymer interacts with silicon oxide at a low reaction rate, retarding, or completely stopping, the etching of silicon oxide. The fluorohydrocarbon-containing polymer does not interact with silicon, and protects silicon from the plasma. The anisotropic silicon nitride etch can be employed to etch silicon nitride selective to silicon and silicon oxide in any dimension, including small dimensions less than 50 nm.