公开(公告)号：JP2001085637A

公开(公告)日：2001-03-30

申请号：JP2000245911

申请日：2000-08-14

Applicant: IBM ,  INFINEON TECHNOLOGIES CORP

Inventor： FURUKAWA TOSHIHARU ,  GRUENING ULRIKE ,  HORAK DAVID V ,  MANDELMAN JACK A ,  RADENS CARL J ,  RUPP THOMAS S

IPC: H01L27/108 ,  H01L21/8242

Abstract: PROBLEM TO BE SOLVED: To obtain a vertical DRAM having a self-aligned word line conductor on the sidewall of a trench by forming a word line conductor having a sidewall aligned with the sidewall of the trench. SOLUTION: A pad nitride is removed selectively depending on the oxide 240 in an STI region 228. A screen oxide is then grown and array region p-well implantation is carried out and an N+ dopant is implanted in order to form a second diffusion region 210. Subsequently, source and drain implantation is carried out in a support region in order to form a diffusion region 288 and an oxide 242 is formed on the sidewalls 219, 233 of a word line conductor 218, 232 and on the sidewall of a support gate. Finally, a bit line conductor 244 of polysilicon is deposited for planarization. Since word line resistance is decreased, a DRAM device having improved performance can be obtained.

公开(公告)号：WO2008039166A2

公开(公告)日：2008-04-03

申请号：PCT/US2006028464

申请日：2006-07-21

Applicant: IBM ,  FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III

Inventor： FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III

IPC: G11C11/00 ,  G11C13/00

CPC classification number: G11C13/025 ,  B82Y10/00 ,  G11C2213/16 ,  G11C2213/77 ,  Y10S977/742 ,  Y10S977/939 ,  Y10S977/943

Abstract: Non-volatile and radiation-hard switching and memory devices (225) using vertical nano-tubes (155) and reversibly held in state by van der Waals' forces and methods of fabricating the devices. Means for sensing the state of the devices include measuring capacitance, and tunneling and field emission currents.

Abstract translation: 使用垂直纳米管（155）的非易失性和辐射硬的开关和存储器件（225）并且通过范德华力力可逆地保持状态和制造器件的方法。 用于感测装置状态的装置包括测量电容，以及隧穿和场发射电流。

公开(公告)号：WO2005069372A8

公开(公告)日：2005-11-03

申请号：PCT/US0340295

申请日：2003-12-18

Applicant: IBM ,  FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III ,  NESBIT LARRY A

Inventor： FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III ,  NESBIT LARRY A

IPC: H01L21/8242 ,  H01L27/108

CPC classification number: H01L27/10864 ,  B82Y10/00 ,  H01L27/10861 ,  Y10S977/936 ,  Y10S977/943 ,  Y10S977/948

Abstract: A trench-type storage device includes a trench in a substrate (100), with bundles of carbon nanotubes (202) lining the trench and a trench conductor (300) filling the trench. A trench dielectric (200) may be formed between the carbon nanotubes and the sidewall of the trench. The bundles of carbon nanotubes form an open cylinder structure lining the trench. The device is formed by providing a carbon nanotube catalyst structure on the substrate and patterning the trench in the substrate; the carbon nanotubes are then grown down into the trench to line the trench with the carbon nanotube bundles, after which the trench is filled with the trench conductor.

Abstract translation: 沟槽型存储器件包括在衬底（100）中的沟槽，衬有沟槽的碳纳米管束（202）和填充沟槽的沟槽导体（300）。 可以在碳纳米管和沟槽的侧壁之间形成沟槽电介质（200）。 碳纳米管束形成沟槽衬里的开放柱状结构。 该装置通过在基底上提供碳纳米管催化剂结构并在基底中图案化沟槽而形成; 然后将碳纳米管向下生长到沟槽中以将沟槽与碳纳米管束对齐，之后用沟槽导体填充沟槽。

公开(公告)号：WO2007106855A2

公开(公告)日：2007-09-20

申请号：PCT/US2007063977

申请日：2007-03-14

Applicant: IBM ,  FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W

Inventor： FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W

IPC: F15C1/06

CPC classification number: F15C1/06 ,  F04B43/043 ,  F15C5/00 ,  F16K99/0001 ,  F16K99/0015 ,  F16K99/0051 ,  F16K2099/0074 ,  F16K2099/0094 ,  Y10T29/49236 ,  Y10T29/49412 ,  Y10T137/2224

Abstract: Micro-valves (257) and micro-pumps (400) and methods of fabricating micro- valves (257) and micro-pumps (400). The micro-valves (257) and micro-pumps (400) include electrically conductive diaphragms (155) fabricated from electrically conductive nano-fibers. Fluid flow through the micro-valves (257) and pumping action of the micro-pumps (400) is accomplished by applying electrostatic forces to the electrically conductive diaphragms (155).

Abstract translation: 微型阀（257）和微型泵（400）以及微型阀（257）和微型泵（400）的制造方法。 微阀（257）和微泵（400）包括由导电纳米纤维制成的导电隔膜（155）。 通过对导电隔膜（155）施加静电力来实现通过微型阀（257）的流体流动和微型泵（400）的泵送作用。

公开(公告)号：WO2006076377A2

公开(公告)日：2006-07-20

申请号：PCT/US2006000844

申请日：2006-01-10

Applicant: IBM ,  FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III

Inventor： FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  KOBURGER CHARLES W III

IPC: H01L21/3205

CPC classification number: H01L21/76885 ,  H01L21/76816 ,  H01L21/7682 ,  H01L21/76837 ,  H01L21/76852 ,  H01L21/76862 ,  H01L21/76871 ,  H01L21/76874 ,  H01L23/5283 ,  H01L23/53209 ,  H01L2221/1089 ,  H01L2924/0002 ,  H01L2924/12044 ,  H01L2924/00

Abstract: Conductive sidewall spacer stractures are formed using a method tiiat patterns structures (mandrels) and activates the sidewalls of the structures. Metal ions are attached to the sidewalls of the structures and these metal ions are reduced to form seed material. The structures are then trimmed and the seed material is plated to form wiring on the sidewalls of the structures.

Abstract translation: 导电侧壁间隔物结构使用方法（图案）结构（心轴）形成并激活结构的侧壁。 金属离子附着在结构的侧壁上，这些金属离子被还原成晶种。 然后对结构进行修整，并且种子材料被电镀以在结构的侧壁上形成布线。

公开(公告)号：WO2011139417A3

公开(公告)日：2012-01-05

申请号：PCT/US2011029127

申请日：2011-03-21

Applicant: IBM ,  HORAK DAVID V ,  NOGAMI TAKESHI ,  PONOTH SHOM ,  YANG CHIH-CHAO

Inventor： HORAK DAVID V ,  NOGAMI TAKESHI ,  PONOTH SHOM ,  YANG CHIH-CHAO

IPC: H01L23/48

CPC classification number: H01L23/53238 ,  H01L21/76805 ,  H01L21/7682 ,  H01L21/76832 ,  H01L21/76834 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: Interconnect structures having self-aligned dielectric caps are provided. At least one metallization level is formed on a substrate. A dielectric cap is selectively deposited on the metallization level.

Abstract translation: 提供具有自对准电介质盖的互连结构。 在基板上形成至少一个金属化层。 电介质盖被选择性地沉积在金属化层上。

公开(公告)号：WO03019671A3

公开(公告)日：2003-04-10

申请号：PCT/US0228265

申请日：2002-08-29

Applicant: IBM

Inventor： FURUKAWA TOSHIHARU ,  HAKEY MARK C ,  HOLMES STEVEN J ,  HORAK DAVID V ,  LEAS JAMES M ,  MA WILLIAM H L ,  RABIDOUX PAUL A

IPC: H01L21/336 ,  H01L21/60 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78 ,  H01L29/786 ,  H01L29/76 ,  H01L21/3205 ,  H01L21/4763 ,  H01L21/8238 ,  H01L29/94 ,  H01L31/062 ,  H01L31/113

CPC classification number: H01L29/78642 ,  H01L21/2255 ,  H01L21/76897 ,  H01L21/823487 ,  H01L27/088 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7831

Abstract: A vertical transistor particularly suitable for high density integration includes potentially independent gate structures (3230) o opposite sides of a semiconductor pillar (2910) formed by etching in a trench. The gate structure is surrounded by insulting material (2620) which is selectively etchable to isolation material surrounding the transistor. A contact (3820) is made to the lower end of the pillar by selectively etching the isolation material selective to the insulating material. The upper end of the pillar is covered by a cap (2730) and sidewalls of selectively etchable materials so that gate and source connection openings (3720, 3620) can also be made by selective etching with good registration tolerance.

Abstract translation: 特别适用于高密度集成的垂直晶体管包括通过在沟槽中蚀刻形成的半导体柱（2910）的相对侧的潜在独立的栅极结构（3230）。 栅极结构由绝缘材料（2620）包围，其被选择性地蚀刻到围绕晶体管的隔离材料。 通过选择性地蚀刻对绝缘材料有选择性的隔离材料，将一个触点（3820）制成在支柱的下端。 柱的上端由盖​​（2730）和选择性可蚀刻材料的侧壁覆盖，使得栅极和源极连接开口（3720,3620）也可以通过具有良好配准公差的选择性蚀刻制成。

公开(公告)号：DE112012002648B4

公开(公告)日：2021-09-30

申请号：DE112012002648

申请日：2012-03-12

Applicant: IBM

Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER CHARLES W ,  YANG CHIH-CHAO

IPC: H01L29/78 ,  H01L23/52 ,  H01L25/07 ,  H01L27/088

Abstract: Struktur, die aufweist:eine Mehrzahl von Feldeffekttransistoren (100a, 100b, 100c) mit Gate-Stapeln (106), die auf der Oberseite eines Halbleitersubstrats (101) ausgebildet sind, wobei die Gate-Stapel Abstandshalter (201), die an Seitenwänden derselben ausgebildet sind, und eine Deckschicht (105) auf der Oberseite derselben aufweisen;einen oder mehrere leitfähige Kontakte (601, 602), die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain (202) von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain (202) eines weiteren der Mehrzahl von Feldeffekttransistoren verbindet,wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil (LPLI) sind, wobei die LPLI eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist;eine oder mehrere Durchkontaktierungen (501a, 501b, FIG. 6), die auf der Oberseite des einen oder der mehreren leitfähigen Kontakte und direkt benachbart zu den Abstandshaltern der Gate-Stapel ausgebildet sind, wobei die eine oder die mehreren Durchkontaktierungen aus einem gleichen Material wie jene des einen oder der mehreren leitfähigen Kontakte hergestellt sind und eine gleiche Höhe wie die Höhe der Gate-Stapel aufweisen; undeine Leitung (801, 802) eines leitfähigen Pfades, die direkt über, jedoch nicht in Kontakt mit dem einen oder den mehreren leitfähigen Kontakten der LPLI ausgebildet ist, wobei die Leitung des leitfähigen Pfades auf einer Oberseite von und in Kontakt mit der Deckschicht von wenigstens einem der Gate-Stapel ausgebildet ist.

公开(公告)号：DE112012002648T5

公开(公告)日：2014-03-20

申请号：DE112012002648

申请日：2012-03-12

Applicant: IBM

Inventor： HORAK DAVID V ,  KOBURGER CHARLES W ,  PONOTH SHOM ,  YANG CHIH-CHAO

IPC: H01L29/78 ,  H01L21/28 ,  H01L21/336

Abstract: Ausführungsformen der vorliegenden Erfindung stellen eine Struktur bereit. Die Struktur beinhaltet eine Mehrzahl von Feldeffekttransistoren mit Gate-Stapeln, die auf der Oberseite eines Halbleitersubstrats ausgebildet sind, wobei die Gate-Stapel Abstandshalter aufweisen, die an Seitenwänden derselben ausgebildet sind; sowie einen oder mehrere leitfähige Kontakte, die direkt auf der Oberseite des Halbleitersubstrats ausgebildet sind und wenigstens eine Source/einen Drain von einem der Mehrzahl von Feldeffekttransistoren mit wenigstens einer Source/einem Drain eines weiteren der Mehrzahl von Feldeffekttransistoren verbinden, wobei der eine oder die mehreren leitfähigen Kontakte ein Teil einer lokalen Zwischenverbindung mit einem niedrigen Profil sind, die eine Höhe aufweist, die geringer als eine Höhe der Gate-Stapel ist.

公开(公告)号：DE112012000850T5

公开(公告)日：2013-12-12

申请号：DE112012000850

申请日：2012-01-30

Applicant: IBM

Inventor： PONOTH SHOM ,  HORAK DAVID V ,  KOBURGER III CHARLES W ,  YANG CHIH-CHAO

IPC: H01L21/336 ,  H01L21/31 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Erfindung stellen ein Verfahren zum Ausbilden einer Halbleiterstruktur bereit. Das Verfahren beinhaltet ein Bilden einer Öffnung (311) im Innern einer dielektrischen Schicht (201), wobei die dielektrische Schicht auf einer Oberseite eines Substrats (101) ausgebildet wird und die Öffnung einen Kanalbereich (102) eines Transistors (110) in dem Substrat freilegt; ein Abscheiden einer Austrittsarbeitsschicht (401), die die Öffnung auskleidet und den Kanalbereich bedeckt; ein Ausbilden eines Gate-Leiters (610), der einen ersten Abschnitt (411) der Austrittsarbeitsschicht bedeckt, wobei sich der erste Abschnitt der Austrittsarbeitsschicht auf einer Oberseite des Kanalbereichs befindet; und ein Entfernen eines zweiten Abschnitts der Austrittsarbeitsschicht, wobei der zweite Abschnitt der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht umgibt; wobei das Entfernen des zweiten Abschnitts der Austrittsarbeitsschicht den ersten Abschnitt der Austrittsarbeitsschicht gegenüber der verbleibenden Austrittsarbeitsschicht (412) isoliert.