公开(公告)号：DE112012001089B4

公开(公告)日：2016-01-28

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, wobei das Verfahren aufweist: Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder mehreren teilfertigen FET-Einheiten aufgebrachten Ausgangsverspannung zu erhöhen; und Füllen von Gräben, die durch das Entfernen der Opfer-Dummy-Gate-Strukturen definiert worden sind, mit einer oder mehreren Metall-Gate-Schichten, wobei die UV-Härtung vor dem Füllen der Gräben mit der einen oder den mehreren Metall-Gate-Schichten durchgeführt wird, um zu bewirken, dass die spannungsinduzierende Schicht und die Gräben ein trapezförmiges Profil annehmen.

公开(公告)号：GB2500541B

公开(公告)日：2014-08-13

申请号：GB201312090

申请日：2011-12-21

Applicant: IBM

Inventor： HAENSCH WILFRIED E A ,  KULKARNI PRANITA ,  YAMASHITA TENKO

IPC: H01L21/84 ,  H01L27/12

公开(公告)号：GB2503848A

公开(公告)日：2014-01-08

申请号：GB201318709

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/8232 ,  H01L29/78

Abstract: A method of forming a semiconductor structure includes forming a stress inducing layer over one or more partially completed field effect transistor (FET) devices disposed over a substrate, the one or more partially completed FET devices including sacrificial dummy gate structures; planarizing the stress inducing layer and removing the sacrificial dummy gate structures; and following the planarizing the stress inducing layer and removing the sacrificial dummy gate structures, performing an ultraviolet (UV) cure of the stress inducing layer so as to enhance a value of an initial applied stress by the stress inducing layer on channel regions of the one or more partially completed FET devices.

公开(公告)号：GB2495606A

公开(公告)日：2013-04-17

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, such as a FinFET, includes a gate structure 6, 102 disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer 310 disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap 314 underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：GB2495606B

公开(公告)日：2015-12-16

申请号：GB201217771

申请日：2012-10-04

Applicant: IBM

Inventor： YAMASHITA TENKO ,  ANDO TAKASHI ,  STANDAERT THEODORUS EDUARDUS ,  KANAKASABAPATHY SIVANANDA ,  KULKARNI PRANITA ,  CHANG JOSEPHINE

IPC: H01L29/78 ,  H01L29/423

Abstract: A transistor, for example a FinFET, includes a gate structure disposed over a substrate. The gate structure has a width and also a length and a height defining two opposing sidewalls of the gate structure. The transistor further includes at least one electrically conductive channel between a source region and a drain region that passes through the sidewalls of the gate structure; a dielectric layer disposed over the gate structure and portions of the electrically conductive channel that are external to the gate structure; and an air gap underlying the dielectric layer. The air gap is disposed adjacent to the sidewalls of the gate structure and functions to reduce parasitic capacitance of the transistor. At least one method to fabricate the transistor is also disclosed.

公开(公告)号：GB2503378B

公开(公告)日：2015-03-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

公开(公告)号：GB2503176B

公开(公告)日：2014-07-02

申请号：GB201317939

申请日：2012-01-16

Applicant: IBM

Inventor： KHAKIFIROOZ ALI ,  CHENG KANGGUO ,  DORIS BRUCE ,  HAENSCH WILFRIED E A ,  HARAN BALASUBRAMANIAN ,  KULKARNI PRANITA

IPC: H01L21/8244 ,  H01L21/768 ,  H01L21/8234

Abstract: A common cut mask is employed to define a gate pattern and a local interconnect pattern so that local interconnect structures and gate structures are formed with zero overlay variation relative to one another. A local interconnect structure may be laterally spaced from a gate structure in a first horizontal direction, and contact another gate structure in a second horizontal direction that is different from the first horizontal direction. Further, a gate structure may be formed to be collinear with a local interconnect structure that adjoins the gate structure. The local interconnect structures and the gate structures are formed by a common damascene processing step so that the top surfaces of the gate structures and the local interconnect structures are coplanar with each other.

公开(公告)号：DE112012001089T5

公开(公告)日：2014-06-26

申请号：DE112012001089

申请日：2012-02-24

Applicant: IBM

Inventor： YEH CHUN-CHEN ,  GUO DECHAO ,  CAI MING ,  KULKARNI PRANITA

IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

Abstract: Ein Verfahren zum Ausbilden einer Halbleiterstruktur beinhaltet ein Ausbilden einer verspannungsinduzierenden Schicht über einer oder mehreren teilfertigen Feldeffekttransistor(FET)-Einheiten, die über einem Substrat angeordnet sind, wobei die eine oder die mehreren teilfertigen FET-Einheiten Opfer-Dummy-Gate-Strukturen beinhalten; ein Planarisieren der verspannungsinduzierenden Schicht und Entfernen der Opfer-Dummy-Gate-Strukturen; und im Anschluss an das Planarisieren der verspannungsinduzierenden Schicht und an das Entfernen der Opfer-Dummy-Gate-Strukturen ein Durchführen einer Ultraviolett(UV)-Härtung der verspannungsinduzierenden Schicht, um einen Wert einer durch die verspannungsinduzierende Schicht auf Kanalbereiche der einen oder der mehreren teilfertigen FET-Strukturen aufgebrachten Ausgangsverspannung zu erhöhen.

公开(公告)号：GB2503378A

公开(公告)日：2013-12-25

申请号：GB201316653

申请日：2012-03-07

Applicant: IBM

Inventor： CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI ,  KULKARNI PRANITA

IPC: H01L21/84 ,  H01L29/423 ,  H01L29/66

Abstract: MOSFETs and methods for making MOSFETs with a recessed channel and abrupt junctions are disclosed. The method includes creating source and drain extensions while a dummy gate is in place. The source/drain extensions create a diffuse junction with the silicon substrate. The method continues by removing the dummy gate and etching a recess in the silicon substrate. The recess intersects at least a portion of the source and drain junction. Then a channel is formed by growing a silicon film to at least partially fill the recess. The channel has sharp junctions with the source and drains, while the unetched silicon remaining below the channel has diffuse junctions with the source and drain. Thus, a MOSFET with two junction regions, sharp and diffuse, in the same transistor can be created.

公开(公告)号：DE112012001158T5

公开(公告)日：2013-12-19

申请号：DE112012001158

申请日：2012-03-07

Applicant: IBM

Inventor： KULKARNI PRANITA ,  CHENG KANGGUO ,  DORIS BRUCE ,  KHAKIFIROOZ ALI

IPC: H01L21/00 ,  H01L21/84

Abstract: Es werden MOSFETs und Verfahren zur Herstellung von MOSFETs mit einem ausgesparten Kanal und abrupten Übergängen offenbart. Das Verfahren umfasst das Erzeugen von Source- und Drain-Erweiterungen, während sich eine Platzhalter-Gate-Zone in ihrer Position befindet. Die Source/Drain-Erweiterungen erzeugen mit dem Siliciumsubstrat einen diffusen Übergang. Das Verfahren wird durch Entfernen der Platzhalter-Gate-Zone und Ätzen einer Aussparung in dem Siliciumsubstrat fortgesetzt. Die Aussparung schneidet zumindest einen Abschnitt des Source- und Drain-Übergangs. Anschließend wird durch Anwachsen einer Siliciumdünnschicht ein Kanal gebildet, um die Aussparung zumindest teilweise zu füllen. Der Kanal weist scharfe Übergange mit der Source- und Drain-Zone auf, während das ungeätzte Silicium, welches unterhalb des Kanals verbleibt, diffuse Übergänge mit der Source- und Drain-Zone aufweist. Somit kann ein MOSFET mit zwei Übergangszonen, scharf und diffus, in demselben Transistor erzeugt werden.