公开(公告)号：DE3788206D1

公开(公告)日：1993-12-23

申请号：DE3788206

申请日：1987-12-23

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL

IPC: H01L29/812 ,  H01L21/338 ,  H01L29/205 ,  H01L29/43 ,  H01L29/778 ,  H01L29/64 ,  H01L29/80

公开(公告)号：SG66410A1

公开(公告)日：1999-07-20

申请号：SG1997004059

申请日：1997-11-14

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL ,  WONG HON-SUM PHILIP

IPC: H01L21/336 ,  H01L29/417 ,  H01L29/786 ,  H01L21/86 ,  H01L27/088

Abstract: The present invention concerns single-gate and double-gate field effect transistors having a sidewall source contact and a sidewall drain contact, and methods for making such field effect transistors. The channel of the present field effect transistors is raised with respect to the support structure underneath and the source and drain regions form an integral part of the channel.

公开(公告)号：IE970456A1

公开(公告)日：1998-01-28

申请号：IE970456

申请日：1997-06-17

Applicant: IBM

Inventor： ACOVIC ALEXANDRE ,  NING TAK HUNG ,  SOLOMON PAUL MICHAEL

IPC: H01L21/8247 ,  H01L27/115 ,  H01L27/12 ,  H01L29/423 ,  H01L29/788 ,  H01L29/792

Abstract: An EEPROM device is described incorporating a field effect transistor and a control gate spaced apart on a first insulating layer, a second insulating layer formed over the field effect transistor and the control gate and a common floating gate on the second insulating layer over the channel of the field effect transistor and the control gate, the floating gate thus also forms the gate electrode of the field-effect transistor. The EEPROM devices may be interconnected in a memory array and a plurality of memory arrays may be stacked on upon another. The invention overcomes the problem of using a non-standard silicon-on-insulator (SOI) CMOS process to make EEPROM arrays with high areal density.

公开(公告)号：DE3854098T2

公开(公告)日：1996-02-29

申请号：DE3854098

申请日：1988-03-11

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL

IPC: H01L29/205 ,  H01L21/338 ,  H01L29/43 ,  H01L29/778 ,  H01L29/812

Abstract: A new gallium arsenide gate heterojunction FET is disclosed. The gate (12) is a multi-layer structure (1, 2, 3) including an intermediate carrier depletable layer (2). Upon applying a gate voltage, the intermediate layer (2) becomes depleted thereby effectively increasing the gate resistance and reducing gate leakage current.

公开(公告)号：DE3686087T2

公开(公告)日：1993-03-04

申请号：DE3686087

申请日：1986-05-07

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL ,  WRIGHT STEVEN LORENZ

IPC: H01L29/812 ,  H01L21/338 ,  H01L21/8222 ,  H01L27/06 ,  H01L27/082 ,  H01L27/095 ,  H01L29/10 ,  H01L29/778 ,  H01L29/80 ,  H01L29/205 ,  H01L27/08

Abstract: A field effect transistor structure suitable for use in an array of such structures disposed on a common substrate (14) is formed with a source terminal (22), a drain (24) terminal, and a gate terminal (26) upon an upper surface of a semiconductor chip. The chip includes a first layer (18) and a second layer (20), the first layer being grown epitaxially upon the second layer. The first layer forms a part of the gate terminal and the second layer includes a charge conduction channel coupling the source region and the drain region. A pocket layer (16) is disposed in the second layer beneath the terminals of the transistor structure and is doped with either an donor dopant or an acceptor dopant for altering the electric field at the conduction channel to insert electrons or remove electrons therefrom so as to convert an operating mode from either an enhancement mode to a depletion mode or from a depletion mode to an enchancement mode. A substrate with a terminal on the backside thereof may be placed contiguous the bottom of said second layer, the back terminal being applied to a negative source of voltage for a transistor structure of n-channel format. The semiconductor material of the chip is a obtained from compounds of elements of the groups III and V of the periodic table.

公开(公告)号：DE3686087D1

公开(公告)日：1992-08-27

申请号：DE3686087

申请日：1986-05-07

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL ,  WRIGHT STEVEN LORENZ

IPC: H01L29/812 ,  H01L21/338 ,  H01L21/8222 ,  H01L27/06 ,  H01L27/082 ,  H01L27/095 ,  H01L29/10 ,  H01L29/778 ,  H01L29/80 ,  H01L29/205 ,  H01L27/08

Abstract: A field effect transistor structure suitable for use in an array of such structures disposed on a common substrate (14) is formed with a source terminal (22), a drain (24) terminal, and a gate terminal (26) upon an upper surface of a semiconductor chip. The chip includes a first layer (18) and a second layer (20), the first layer being grown epitaxially upon the second layer. The first layer forms a part of the gate terminal and the second layer includes a charge conduction channel coupling the source region and the drain region. A pocket layer (16) is disposed in the second layer beneath the terminals of the transistor structure and is doped with either an donor dopant or an acceptor dopant for altering the electric field at the conduction channel to insert electrons or remove electrons therefrom so as to convert an operating mode from either an enhancement mode to a depletion mode or from a depletion mode to an enchancement mode. A substrate with a terminal on the backside thereof may be placed contiguous the bottom of said second layer, the back terminal being applied to a negative source of voltage for a transistor structure of n-channel format. The semiconductor material of the chip is a obtained from compounds of elements of the groups III and V of the periodic table.

公开(公告)号：DE112018005614T5

公开(公告)日：2020-07-02

申请号：DE112018005614

申请日：2018-12-19

Applicant: IBM

Inventor： LI YULONG ,  SOLOMON PAUL MICHAEL ,  KOSWATTA SIYURANGA

IPC: H01L27/098

Abstract: Ausführungsformen der Erfindung betreffen ein Verfahren und sich daraus ergebende Strukturen für eine Halbleitereinheit mit einem steuerbaren Widerstand. Ein beispielhaftes Verfahren zum Bilden umfasst Bilden eines Source-Anschlusses und eines Drain-Anschlusses eines Feldeffekttransistors (FET) auf einem Substrat. Der Source-Anschluss und der Drain-Anschluss sind auf beiden Seiten eines Kanalbereichs gebildet. Nahe dem Source-Anschluss und dem Kanalbereich ist eine Energiebarriere gebildet. Oberhalb des Kanalbereichs ist eine leitfähige Gate-Elektrode gebildet.

公开(公告)号：DE102013201076A1

公开(公告)日：2013-08-08

申请号：DE102013201076

申请日：2013-01-24

Applicant: IBM

Inventor： LAVOIE CHRISTIAN ,  RANA UZMA ,  SADANA DEVENDRA K ,  SHIU KUEN-TING ,  SOLOMON PAUL MICHAEL ,  SUN YANNING ,  ZHANG ZHEN

IPC: H01L29/45 ,  H01L21/283 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden Techniken zum Herstellen selbstjustierter Kontakte in III-V-FET-Einheiten bereitgestellt. Gemäß einem Aspekt weist ein Verfahren zum Herstellen eines selbstjustierten Kontakts zu III-V-Materialien die folgenden Schritte auf. Mindestens ein Metall wird auf einer Oberfläche des III-V-Materials abgeschieden. Das mindestens eine Metall wird mit einem oberen Teil des III-V-Materials zur Reaktion gebracht, um eine Metall-III-V-Legierungsschicht zu bilden, die den selbstjustierten Kontakt darstellt. Ein Ätzprozess wird angewendet, um alle bei der Reaktion nicht umgesetzten Teile des mindestens einen Metalls zu entfernen. Mindestens eine Verunreinigung wird in die Metall-III-V-Legierungsschicht implantiert. Die mindestens eine in die Metall-III-V-Legierungsschicht implantierte Verunreinigung wird zu einer Grenzfläche zwischen der Metall-III-V-Legierungsschicht und dem darunterliegenden III-V-Material diffundiert, um einen Kontaktwiderstand des selbstjustierten Kontakts zu verringern.

公开(公告)号：DE112011102011T5

公开(公告)日：2013-03-28

申请号：DE112011102011

申请日：2011-04-12

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL ,  KOESTER STEVEN JOHN ,  MAJUMDAR AMLAN ,  LAUER ISAAC

IPC: H01L29/739 ,  H01L29/165

Abstract: Beispielhafte Ausführungsformen schließen ein Verfahren zum Herstellen eines Heteroübergang-Tunnel-Feldeffekttransistors (FET) ein, wobei das Verfahren das Bilden eines Gate-Bereichs auf einer Siliciumschicht eines Silicium-auf-Isolator(SOI)-Substrats, Bilden eines Drain-Bereichs auf der Siliciumschicht benachbart zu dem Gate-Bereich und Bilden eines Source-Bereichs mit vertikalem Heteroübergang benachbart zu dem Gate-Bereich aufweist, wobei der Source-Bereich mit vertikalem Heteroübergang einen Tunnelweg parallel zu einem Gate-Feld, das mit dem Gate-Bereich verbunden ist, erzeugt.

公开(公告)号：DE3854098D1

公开(公告)日：1995-08-10

申请号：DE3854098

申请日：1988-03-11

Applicant: IBM

Inventor： SOLOMON PAUL MICHAEL

IPC: H01L29/205 ,  H01L21/338 ,  H01L29/43 ,  H01L29/778 ,  H01L29/812

Abstract: A new gallium arsenide gate heterojunction FET is disclosed. The gate (12) is a multi-layer structure (1, 2, 3) including an intermediate carrier depletable layer (2). Upon applying a gate voltage, the intermediate layer (2) becomes depleted thereby effectively increasing the gate resistance and reducing gate leakage current.