公开(公告)号：DE112018002948B4

公开(公告)日：2023-01-12

申请号：DE112018002948

申请日：2018-07-16

Applicant: GLOBALFOUNDRIES INC ,  IBM ,  SAMSUNG ELECTRONICS CO LTD

Inventor： FAN SU CHEN ,  PRANATHARTHIHARAN BALASUBRAMANIAN ,  GREENE ANDREW ,  XIE RUILONG ,  RAYMOND MARK VICTOR ,  LIAN SEAN

IPC: H01L21/8234

Abstract: Verfahren zum Bilden von selbstausgerichteten Kontakten, wobei das Verfahren die folgenden Schritte in der aufgeführten Reihenfolge aufweist:Bilden einer Schicht (104) aus einem Abstandshaltermaterial auf einem Substrat (102);Strukturieren der Schicht aus einem Abstandshaltermaterial unter Verwendung eines Seitenwand-Bild-Transfer (SIT), um mehrere Gate-Seitenwand-Abstandshalter (104a) auf dem Substrat (102) zu bilden;Einbetten der Gate-Seitenwand-Abstandshalter in einem Dielektrikum (602);Bilden von Gate-Gräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen Gates gebildet werden;Bilden der Gates (1002) in den Gate-Gräben;Bilden von Kontaktgräben durch selektives Entfernen des Dielektrikums aus Bereichen zwischen den Gate-Seitenwand-Abstandshaltern, in denen die selbstausgerichteten Kontakte gebildet werden; undBilden der selbstausgerichteten Kontakte (1502) in den Kontaktgräben.

公开(公告)号：DE112020005273T5

公开(公告)日：2022-08-18

申请号：DE112020005273

申请日：2020-12-23

Applicant: IBM

Inventor： XIE RUILONG ,  CHENG KANGGUO ,  FROUGIER JULIEN

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/78

Abstract: Es werden eine Halbleiterstruktur und ein Verfahren zum Bilden einer Halbleiterstruktur mit einer selbstausgerichteten dielektrischen Säule zum Verringern einer parasitären Grabensilicid-Gate-Kapazität bereitgestellt. Über einem Substrat (204) wird ein Nanosheet-Stapel (206) gebildet. In Nachbarschaft zu dem Nanosheet-Stapel (206) und auf einer Zone einer flachen Grabenisolierung (212) des Substrats (204) wird eine dielektrische Säule (402) angeordnet. Der Nanosheet-Stapel (206) wird ausgespart, um eine Fläche der Zone der flachen Grabenisolierung (212) freizulegen, und auf der freigelegten Fläche der Zone der flachen Grabenisolierung (212) wird eine Source- oder Drain-Zone (S/D-Zone) (602) gebildet. Es wird ein Kontaktgraben (802) gebildet, welcher eine Fläche der S/D-Zone (602) und eine Fläche der dielektrischen Säule (402) frei legt.

公开(公告)号：AU2020389368A1

公开(公告)日：2022-04-21

申请号：AU2020389368

申请日：2020-10-23

Applicant: IBM

Inventor： REZNICEK ALEXANDER ,  RIZZOLO MICHAEL ,  XIE RUILONG

IPC: G11C11/16

Abstract: A memory cell is provided in which a bottom electrode of a magnetoresistive random access memory (MRAM) device is connected to one of the source/drain contact structure of a transistor, and a lower contact structure is connected to another of the source/drain contact structures of the transistor. In the present application, the MRAM device and the lower contact structure are present in the middle-of-the-line (MOL) not the back-end-of-the-line (BEOL). Moreover, the bottom electrode of the MRAM device, and a lower portion of the lower contact structure are present in a same dielectric material (i.e. a MOL dielectric material).

公开(公告)号：DE112020000199T5

公开(公告)日：2021-08-19

申请号：DE112020000199

申请日：2020-02-24

Applicant: IBM

Inventor： XIE RUILONG ,  FROUGIER JULIEN ,  PARK CHANRO ,  NOWAK EDWARD ,  QI YI ,  CHENG KANGGUO ,  LOUBET NICOLAS

IPC: H01L21/336 ,  H01L29/78 ,  H01L29/786

Abstract: Eine Technik zum Bereitstellen einer neuen Feldeffekttransistor(FET)-Architektur, welche eine zentrale Finnenzone und eine oder mehrere vertikal gestapelte Nanoschichten umfasst. Es wird eine nicht-planare Kanalzone gebildet, welche eine erste Halbleiterschicht (208), eine zweite Halbleiterschicht (206) und eine finnenförmige Brückenschicht zwischen der ersten Halbleiterschicht (208) und der zweiten Halbleiterschicht (206) aufweist. Das Bilden der nicht-planaren Kanalzone kann ein Bilden eines Nanoschichtstapels über einem Substrat (204), ein Bilden eines Grabens (502) durch Entfernen eines Abschnitts des Nanoschichtstapels und ein Bilden einer dritten Halbleiterschicht (602) in dem Graben (502) umfassen. Äußere Flächen der ersten Halbleiterschicht (208), der zweiten Halbleiterschicht (206) und der finnenförmigen Brückenzone definieren eine effektive Kanalbreite der nicht-planaren Kanalzone.

公开(公告)号：DE102013220852A1

公开(公告)日：2014-08-21

申请号：DE102013220852

申请日：2013-10-15

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  PARK CHANRO ,  PONOTH SHOM

IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

Abstract: Es werden integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen angegeben. In einer beispielhaften Ausführungsform umfasst ein Verfahren zum Herstellen von integrierten Schaltungen das Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat. Der Opfer-Gate-Aufbau umfasst zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern. Das Verfahren vertieft einen Teil des Opfer-Gate-Materials zwischen den zwei Abstandshaltern. Obere Bereiche der zwei Abstandshalter werden geätzt, wobei das Opfer-Gate-Material als eine Maske verwendet wird. Das Verfahren umfasst das Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und das Freilegen von unteren Bereichen der zwei Abstandshalter. Ein erstes Metall wird zwischen den unteren Bereichen der zwei Abstandshalter deponiert. Ein zweites Metall wird zwischen den oberen Bereichen der zwei Abstandshalter deponiert.

公开(公告)号：DE112023002792T5

公开(公告)日：2025-04-10

申请号：DE112023002792

申请日：2023-03-23

Applicant: IBM

Inventor： FROUGIER JULIEN ,  XIE RUILONG ,  CHENG KANGGUO ,  PARK CHANRO ,  GLUSCHENKOV OLEG

IPC: H10D64/23 ,  H10D64/01 ,  H10D64/27

Abstract: Eine Halbleiterstruktur wird vorgestellt, die einen über einem Bereich einer unten liegenden dielektrischen Isolation ausgebildeten epitaktischen Source-Drain(S/D)-Aufwuchs, zumindest eine innerhalb des epitaktischen S/D-Aufwuchses in einem S/D-Bereich angeordnete erste Halbleiterschicht und zumindest eine zum Teil innerhalb eines Gate-Bereiches angeordnete zweite Halbleiterschicht enthält. Die zumindest eine zweite Halbleiterschicht erstreckt sich von dem Gate-Bereich in einen Abstandselementbereich, um eine Verbindung mit dem epitaktischen S/D-Aufwuchs zu ermöglichen. Die Halbleiterstruktur enthält des Weiteren einen ersten Bereich mit angrenzenden Einheiten, die einen ersten kontaktierten Gate-Poly-Rasterabstand (CPP) aufweisen, der einen ersten Gate-Gate-Zwischenraum definiert, und einen zweiten Bereich mit angrenzenden Einheiten, die einen zweiten CPP aufweisen, der einen zweiten Gate-Gate-Zwischenraum definiert, wobei angrenzende Einheiten, die den ersten CPP aufweisen, einen kleineren Gate-Gate-Canyon als die angrenzenden Einheiten aufweisen, die den zweiten CPP aufweisen, so dass der zweite Gate-Gate-Zwischenraum größer als der erste Gate-Gate-Zwischenraum ist.

公开(公告)号：DE112020002838T5

公开(公告)日：2022-02-24

申请号：DE112020002838

申请日：2020-06-15

Applicant: IBM

Inventor： XIE RUILONG ,  RADENS CARL ,  CHENG KANGGUO ,  BASKER VEERARAGHAVAN

IPC: H01L21/8234 ,  H01L21/336 ,  H01L21/762 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H10B10/00

Abstract: Ein Verfahren zum Bilden einer Halbleiterstruktur weist auf: Bilden von Fins über einem Substrat, Bilden eines die Fins umgebenden Bereichs für eine flache Grabenisolation über dem Substrat und Bilden von Nanosheet-Stapeln, die Kanäle für Nanosheet-Feldeffekttransistoren bereitstellen. Das Verfahren weist außerdem auf: Bilden eines Kanalschutzüberzugs über einem Teilbereich von Seitenwänden und einer oberen Oberfläche eines ersten Nanosheet-Stapels, der über einem ersten Fin ausgebildet ist, wobei der Kanalschutzüberzug des Weiteren über einem Teilbereich des Bereichs für eine flache Grabenisolation gebildet wird, der sich von den Seitenwänden des ersten Nanosheet-Stapels in Richtung zu einem zweiten Nanosheet-Stapel erstreckt, der über einem zweiten Fin ausgebildet ist. Das Verfahren weist des Weiteren auf: Bilden von Gate-Stapeln, die freiliegende Bereiche der Nanosheet-Stapel umgeben, Bilden einer asymmetrischen selbstausgerichteten Gate-Isolations-Struktur über dem Kanalschutzüberzug und Bilden einer symmetrischen selbstausgerichteten Gate-Isolations-Struktur über einem Teilbereich des Bereichs für eine flache Grabenisolation zwischen einem dritten Fin und einem vierten Fin.

公开(公告)号：DE102013220852B4

公开(公告)日：2015-12-24

申请号：DE102013220852

申请日：2013-10-15

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  PARK CHANRO ,  PONOTH SHOM

IPC: H01L21/336 ,  H01L21/822 ,  H01L29/423 ,  H01L29/78

Abstract: Verfahren zum Herstellen einer integrierten Schaltung, wobei das Verfahren umfasst: Vorsehen eines Opfer-Gate-Aufbaus über einem Halbleitersubstrat, wobei der Opfer-Gate-Aufbau zwei Abstandshalter und ein Opfer-Gate-Material zwischen den zwei Abstandshaltern enthält, Vertiefen eines Teils des Opfer-Gate-Materials zwischen den zwei Abstandshaltern, Ätzen von oberen Bereichen der zwei Abstandshalter, wobei das Opfer-Gate-Material als eine Maske verwendet wird, Entfernen eines verbleibenden Teils des Opfer-Gate-Materials und Freilegen von unteren Bereichen der zwei Abstandshalter, Deponieren eines ersten Metalls zwischen den zwei Abstandshaltern, Entfernen des ersten Metalls zwischen den oberen Bereichen der zwei Abstandshalter, und Deponieren eines zweiten Metalls zwischen den oberen Bereichen der zwei Abstandshalter.

公开(公告)号：DE102014219912A1

公开(公告)日：2015-04-02

申请号：DE102014219912

申请日：2014-10-01

Applicant: GLOBALFOUNDRIES INC ,  IBM

Inventor： XIE RUILONG ,  CAI XIUYU ,  CHENG KANGGUO ,  KAKIFIROOZ ALI

IPC: H01L21/8234 ,  H01L21/283 ,  H01L21/336 ,  H01L29/49

Abstract: Ein hierin offenbartes Verfahren umfasst unter anderem ein Bilden einer gehobenen Isolationsstruktur zwischen einem ersten Fin und einem zweiten Fin, wobei die gehobene Isolationsstruktur teilweise einen ersten Raum und einen zweiten Raum zwischen dem ersten Fin bzw. dem zweiten Fin festlegt, und ein Bilden einer Gatestruktur um den ersten Fin und den zweiten Fin und die gehobene Isolationsstruktur, wobei wenigstens Bereiche der Gatestruktur in dem ersten Raum und dem zweiten Raum angeordnet sind. Eine anschauliche Vorrichtung umfasst unter anderem einen ersten Fin und einen zweiten Fin, eine gehobene Isolationsstruktur, die zwischen dem ersten Fin und dem zweiten Fin angeordnet ist, erste und zweite Räume, die durch die Fins und die gehobene Isolationsstruktur festgelegt werden, und eine Gatestruktur, die um einen Bereich der Fins und die Isolationsstruktur herum angeordnet ist.

公开(公告)号：DE112022005435B4

公开(公告)日：2025-02-27

申请号：DE112022005435

申请日：2022-11-28

Applicant: IBM

Inventor： ZHANG CHEN ,  XIE RUILONG ,  WANG JUNLI ,  GUO DECHAO

IPC: H10B10/00 ,  H10D30/60 ,  H10D84/85

Abstract: Halbleiterstruktur aufweisend:eine untere Einheitenebene, die einen ersten unteren Feldeffekttransistor, FET, (FET_1B) von einem ersten Leitfähigkeitstyp, einen zweiten unteren FET (FET_2B) von dem ersten Leitfähigkeitstyp, einen dritten unteren FET (FET_3B) von dem ersten Leitfähigkeitstyp und einen vierten unteren FET (FET_4B) von dem ersten Leitfähigkeitstyp enthält, wobei der erste untere FET (FET_1B) elektrisch mit dem zweiten unteren FET (FET_2B) verbunden ist und der dritte untere FET (FET_3B) elektrisch mit dem vierten unteren FET (FET_4B) verbunden ist und der erste untere FET (FET_1B) diagonal zu dem vierten unteren FET (FET_4B) angeordnet ist und der zweite untere FET (FET_2B) diagonal zu dem dritten unteren FET (FET_3B) angeordnet ist und der erste untere FET (FET_1B) und der vierte untere FET (FET_4B) Pass-Gates sind; undeine obere Einheitenebene, die über die untere Einheitenebene gestapelt ist und einen ersten oberen FET (FET_1T) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, direkt über dem ersten unteren FET (FET_1B) angeordnet, einen zweiten oberen FET (FET_2T) von dem zweiten Leitfähigkeitstyp direkt über dem zweiten unteren FET (FET_2B) angeordnet, einen dritten oberen FET (FET_3T) von dem zweiten Leitfähigkeitstyp direkt über dem dritten unteren FET (FET_3B) angeordnet und einen vierten oberen FET (FET_4T) von dem zweiten Leitfähigkeitstyp direkt über dem vierten unteren FET (FET_4B) angeordnet enthält, wobei der erste obere FET (FET_1T) elektrisch mit dem zweiten oberen FET (FET_2T) verbunden ist und der dritte obere FET (FET_3T) elektrisch mit dem vierten oberen FET (FET_4T) verbunden ist und der erste obere FET (FET_1T) ein erster Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem dritten oberen FET (FET_3T) verdrahtet ist, und der vierte obere FET (FET_4T) ein zweiter Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem zweiten oberen FET (FET_2T) verdrahtet ist, und der zweite untere FET (FET_2B) und der zweite obere FET (FET_2T) verdrahtet sind, um einen ersten Inverter bereitzustellen, und der dritte untere FET (FET_3B) und der dritte obere FET (FET_3T) verdrahtet sind, um einen zweiten Inverter bereitzustellen.