公开(公告)号：DE102013217292A1

公开(公告)日：2014-03-06

申请号：DE102013217292

申请日：2013-08-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  SCHIESS KLAUS ,  SCHLOEGEL XAVER ,  SCHREDL JUERGEN ,  HOEGLAUER JOSEF

IPC: H01L23/36

Abstract: Durch repräsentative Ausführungsformen von Vorrichtungen und Verfahren wird Trennung zwischen einem Träger und einem am Träger befestigten Bauteil bereitgestellt. Durch eine vielschichtige Vorrichtung mit seitlichen Elementen wird elektrische Trennung bei einer voreingestellten Isolierspannung bereitgestellt und dabei eine vorausgewählte Wärmeleitfähigkeit zwischen dem Bauteil und dem Träger aufrechterhalten.

公开(公告)号：DE102012106566A1

公开(公告)日：2013-01-31

申请号：DE102012106566

申请日：2012-07-19

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN ,  SCHLOEGEL XAVER

IPC: H01L23/482 ,  H01L21/58 ,  H01L25/11

Abstract: Ein Halbleiterchip beinhaltet eine Leistungstransistorschaltung mit mehreren aktiven Transistorzellen. Eine erste Lastelektrode und eine Steuerelektrode sind auf einer ersten Fläche des Halbleiterchips angeordnet, wobei die erste Lastelektrode eine erste Metallschicht beinhaltet. Eine zweite Lastelektrode ist auf einer zweiten Fläche des Halbleiterchips angeordnet. Eine zweite Metallschicht ist über der ersten Metallschicht angeordnet, wobei die zweite Metallschicht elektrisch gegenüber der Leistungstransistorschaltung isoliert ist und die zweite Metallschicht über einen Bereich der Leistungstransistorschaltung angeordnet ist, der mindestens eine der mehreren aktiven Transistorzellen umfasst.

公开(公告)号：DE10322719A1

公开(公告)日：2005-01-05

申请号：DE10322719

申请日：2003-05-20

Applicant: INFINEON TECHNOLOGIES AG

Inventor： ROSMEIER LUDWIG ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN

IPC: H01L23/495 ,  H01L25/065 ,  H01L23/49

Abstract: The circuit arrangement has several unhoused integrated circuit chips on top of each other in a housing, whereby at least one lower base chip (1) acts as a carrier for at least one top chip (2a,2b,3) mounted above it. The at least one top chip is mounted on the base chip or chips so that the base chip or chips do or does not fully support the at least one top chip. An independent claim is also included for the following: (1) a method of manufacturing an inventive circuit arrangement.

公开(公告)号：DE10124141A1

公开(公告)日：2002-04-11

申请号：DE10124141

申请日：2001-05-17

Applicant: INFINEON TECHNOLOGIES AG

Inventor： BERGMANN ROBERT ,  LARIK JOOST ,  OTREMBA RALF ,  SCHLOEGEL XAVER ,  SCHREDL JUERGEN

IPC: H01L23/482 ,  H01L23/495 ,  H01L23/50

Abstract: The aim of the invention is to take up the smallest amount of space possible while effecting the thermomechanical release in tension at the junction between a circuit unit (2) and contact device (4) of a circuit (1), said junction being provided by means of the connecting device (10). To this end, the connecting device (10) is essentially provided as a prefabricated metallic or alloy region in the area of the circuit unit (2) and in the area of the contact device (4) while avoiding, to the greatest possible extent, the use of adhesive elements and solder elements.

公开(公告)号：DE102013217292B4

公开(公告)日：2020-12-17

申请号：DE102013217292

申请日：2013-08-29

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOEGLAUER JOSEF ,  OTREMBA RALF ,  SCHIESS KLAUS ,  SCHLOEGEL XAVER ,  SCHREDL JUERGEN

IPC: H01L23/36

Abstract: Vorrichtung aufweisend:eine leitfähige erste Schicht mit mindestens einem Vorsprung auf einer Oberfläche der ersten Schicht;eine leitfähige zweite Schicht mit mindestens einem Trog auf einer Oberfläche der zweiten Schicht, wobei die zweite Schicht so angeordnet ist, dass der mindestens eine Trog dem mindestens einen Vorsprung gegenüberliegt und der mindestens eine Trog zu dem mindestens einen Vorsprung im Wesentlichen ausgerichtet ist; undeine in einer Lücke zwischen dem mindestens einen Vorsprung und dem mindestens einen Trog befindliche isolierende dritte Schicht, die durch zumindest zwei Segmente, die seitlich zur ersten und zweiten Schicht liegen, und durch ein Segment gebildet ist, das parallel zur ersten und zweiten Schicht liegt;wobei eine elektrische Sperrspannung zwischen der ersten und zweiten leitfähigen Schicht durch Einstellen einer Länge oder einer Breite des mindestens einen Vorsprungs oder durch Einstellen einer Tiefe oder Breite des mindestens einen Trogs eingestellt ist.

公开(公告)号：DE102013113464A1

公开(公告)日：2014-06-05

申请号：DE102013113464

申请日：2013-12-04

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN ,  SCHLÖGEL XAVER ,  SCHIESS KLAUS

IPC: H01L23/42 ,  H01L21/56 ,  H01L23/24

Abstract: Das Chipmodul umfasst einen Träger, einen Halbleiterchip, der auf dem Träger angeordnet oder in den Träger eingebettet ist, und eine Isolierschicht, die mindestens teilweise eine Fläche des Trägers bedeckt, wobei die dielektrische Konstante &egr;r und die Wärmeleitfähigkeit λ der Isolierschicht die Bedingung λ·&egr;r

公开(公告)号：DE102012018943A1

公开(公告)日：2014-03-27

申请号：DE102012018943

申请日：2012-09-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HOEGLAUER JOSEF ,  OTREMBA RALF ,  SCHLOEGEL XAVER ,  SCHREDL JUERGEN

IPC: H01L23/40 ,  H01L23/36

Abstract: Die vorliegende Erfindung beschreibt ein Halbleitergehäuse, wobei das Halbleitergehäuse Befestigungsmittel und wenigstens eine Seite mit Strukturierungen aufweist und ein Verfahren zur Herstellung eines Halbleiters wobei in dem Verfahren ein Halbleitergehäuses bereitgestellt wird, eine thermisch leitenden Paste auf der wenigstens einen Seite des Halbleitergehäuses und/oder eines Kühlkörpers aufgebracht wird, und wobei das Halbleitergehäuse mittels Befestigungsmittel am Kühlkörper befestigt wird, wobei ferner ein Druck auf die thermisch leitende Paste mittels der Befestigungsmittel ausgeübt wird und die thermisch leitende Paste mittels Ableitkanälen in Abhängigkeit des ausgeübten Druckes abgeleitet wird.

公开(公告)号：DE102013107164A1

公开(公告)日：2014-01-23

申请号：DE102013107164

申请日：2013-07-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN ,  SCHLOEGEL XAVER ,  SCHIESS KLAUS

IPC: H01L21/60 ,  H01L23/495 ,  H01L23/31

Abstract: Gemäß einer Ausführungsform der vorliegenden Erfindung umfasst ein Halbleiterpackage einen ersten Leadframe mit einem ersten Die-Paddle und einen zweiten Leadframe mit einem zweiten Die-Paddle und einer Mehrzahl von Leads. Das zweite Die-Paddle ist über dem ersten Die-Paddle angeordnet. Ein Halbleiterchip ist über dem zweiten Die-Paddle angeordnet. Der Halbleiterchip weist eine Mehrzahl von Kontaktbereichen an einer ersten Seite auf, die zu dem zweiten Leadframe hin zeigt. Die Mehrzahl der Kontaktbereiche ist mit der Mehrzahl von Leads verbunden.

公开(公告)号：DE102013101258A1

公开(公告)日：2013-08-08

申请号：DE102013101258

申请日：2013-02-08

Applicant: INFINEON TECHNOLOGIES AG

Inventor： OTREMBA RALF ,  LIM FONG ,  MOHAMED ABDUL RAHMAN ,  CHONG CHOOI MEI ,  FISCHBACH IDA ,  SCHLOEGL XAVER ,  HOEGLAUER JOSEF ,  SCHREDL JUERGEN

IPC: H01L21/603 ,  H01L23/488

Abstract: Ein Verfahren beinhaltet das Bereitstellen eines Halbleiterchips mit einer ersten Hauptoberfläche und einer zweiten Hauptoberfläche. Ein Halbleiterchip wird auf einem Träger platziert, wobei die erste Hauptoberfläche des Halbleiterchips dem Träger zugewandt ist. Eine erste Schicht aus Lotmaterial ist zwischen der ersten Hauptoberfläche und dem Träger vorgesehen. Ein Kontaktclip mit einem ersten Kontaktbereich wird auf dem Halbleiterchip platziert, wobei der erste Kontaktbereich der zweiten Hauptoberfläche des Halbleiterchips zugewandt ist. Eine zweite Schicht aus Lotmaterial ist zwischen dem ersten Kontaktbereich und der zweiten Hauptoberfläche vorgesehen. Danach wirkt Wärme auf die erste und zweite Schicht aus Lotmaterial ein, um Diffusionslötbondstellen zwischen dem Träger, dem Halbleiterchip und dem Kontaktclip auszubilden.

公开(公告)号：DE112005003614T5

公开(公告)日：2008-07-10

申请号：DE112005003614

申请日：2005-07-28

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HENG YANG HONG ,  LEE KEAN CHEONG ,  SCHLOEGEL XAVER ,  DEML GERHARD ,  OTREMBA RALF ,  SCHREDL JUERGEN

IPC: H01L25/16

Abstract: Semiconductor module for a Switched-Mode Power Supply comprises at least one semiconductor power switch, a control semiconductor chip and a leadframe comprising a die pad and a plurality of leads disposed on one side of the die pad. The die pad comprises at least two mechanically isolated regions wherein the semiconductor power switch is mounted on a first region of the die pad and the control semiconductor chip is mounted on a second region of the die pad. Plastic housing material electrically isolates the first region and the second region of the die pad and electrically isolates the semiconductor power switch from the control semiconductor chip.