公开(公告)号：CA2855429A1

公开(公告)日：2015-01-09

申请号：CA2855429

申请日：2014-07-03

Applicant: INTEL CORP

Inventor： GIERACH JOHN G ,  SCHLUESSLER TRAVIS T

IPC: G06T17/20

Abstract: Various embodiments are generally directed to an apparatus, method and other techniques for separating a group of polygons from a viewpoint of a scene into a dependent subgroup of polygons or a non-dependent subgroup of polygon and spatially sorting the non-dependent subgroup of polygons and the dependent group of polygons separately to form a sorted group of polygons.

公开(公告)号：PL3392770T3

公开(公告)日：2024-06-10

申请号：PL18167860

申请日：2018-04-17

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  APPU ABHISHEK R ,  SHAH ANKUR N ,  RAY JOYDEEP ,  KOKER ALTUG ,  KWIATKOWSKI JACEK ,  WALD INGO ,  AMSTUTZ JEFFERSON ,  GUENTHER JOHANNES ,  LIKTOR GABOR ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/50

公开(公告)号：PL3392838T3

公开(公告)日：2022-03-28

申请号：PL18161816

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  SURTI PRASOONKUMAR ,  MYSORE SRIVALLABA ,  DASGUPTA SUBHAJIT ,  AKIBA HIROSHI ,  HOEKSTRA ERIC J ,  HURD LINDA L ,  SCHLUESSLER TRAVIS T ,  SCHMIDT DAREN J

IPC: G06T15/00 ,  G06T1/20 ,  G06T15/50

公开(公告)号：DE112018003999T5

公开(公告)日：2020-04-23

申请号：DE112018003999

申请日：2018-08-21

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  NEYMAN ALEKSANDER ,  LUEH GUEI-YUAN ,  RAOUX THOMAS F ,  SPITZBARTH BARTOSZ

IPC: G06T1/20

Abstract: Verschiedene Ausführungsformen ermöglichen die Berechnung von abgeleiteten einheitlichen Werten mit geringer Frequenz. Ein Compiler kann einen oder mehrere Abschnitte von einem Shader identifizieren, die einen abgeleiteten Wert basierend auf einem Eingabewert berechnen. Beispielsweise kann dieser Abschnitt Anweisungen umfassen, die konstante Werte oder die Ergebnisse vorheriger Funktionen verwenden, die konstante Werte verwendet haben. Die konstanten Werte können hartcodierte Werte, die durch das Programm bereitgestellt sind (z. B. direkte Werte), und/oder andere konstante Werte umfassen. Dieser Abschnitt des Shaders kann durch den Compiler extrahiert und in ein erstes Programm kompiliert werden. Der Compiler kann den Rest des Shaders in ein zweites Programm kompilieren, das die abgeleiteten einheitlichen Werte von dem ersten Programm erhält. Durch Extrahieren des Abschnitts/der Abschnitte des Programms, das einen abgeleiteten Wert in ein separates Programm berechnet, kann der abgeleitete einheitliche Wert/können die abgeleiteten einheitlichen Werte bei einer geringeren Frequenz berechnet werden, als wenn sie für jedes Pixel berechnet würden.

公开(公告)号：DE102019110027A1

公开(公告)日：2019-11-21

申请号：DE102019110027

申请日：2019-04-16

Applicant: INTEL CORP

Inventor： GIERACH JOHN ,  VENKATESH ABHISHEK ,  SCHLUESSLER TRAVIS T ,  BURKE DEVAN ,  BAR-ON TOMER ,  APODACA MICHAEL

IPC: G06T1/20 ,  G06T15/00

Abstract: Ausführungsformen richten sich allgemein auf ein kachelbasiertes Rendern für mehrere Auflösungen von Bildern. Eine Ausführungsform einer Einrichtung schließt einen oder mehrere Prozessorkerne; eine Vielzahl von Kachelungs-Bins, wobei die Vielzahl von Kachelungs-Bins eine Bin für jede von einer Vielzahl von Kacheln in einem Bild einschließen; und einen Speicher zum Speichern von Daten zum Rendern eines Bilds in einer oder mehreren von einer Vielzahl von Auflösungen ein. Die Einrichtung soll in dem Speicher eine Speicherung für eine Auflösungseinstellung für jede der Vielzahl von Kachelungs-Bins und eine Speicherung für ein endgültiges Render-Ziel erzeugen, wobei jede Kachel des endgültigen Render-Ziels basierend auf einer jeweiligen Kachelungs-Bin in der Vielzahl von Kachelungs-Bins gerendert wird.

公开(公告)号：DE102018133555A1

公开(公告)日：2019-07-04

申请号：DE102018133555

申请日：2018-12-21

Applicant: INTEL CORP

Inventor： VENKATESH ABHISHEK ,  BLEIWEISS AMIT ,  THOMAS ANIL ,  BURKE DEVAN ,  SRIVASTAVA DHAWAL ,  NURVITADHI ERIKO ,  KESKIN GOKCE ,  ABIDI HUMA ,  MENON JAIKRISHNAN ,  GIERACH JOHN ,  PATEL NISHANT ,  ELIBOL OGUZ ,  APPAJIGOWDA PRUTHVI GOWDA THOREHOSUR ,  BAR-ON TOMER ,  SCHLUESSLER TRAVIS T

IPC: G06T1/40 ,  G06N3/063 ,  G06T1/20

Abstract: Es wird eine Einrichtung zum Unterstützen von Rechenoptimierung offenbart. Die Einrichtung enthält wenigstens einen Prozessor zum Ausführen von Operationen zum Implementieren eines neuronalen Netzes und Rechenlogik zum Beschleunigen von Berechnungen des neuronalen Netzes.

公开(公告)号：DE112013003745T5

公开(公告)日：2015-05-13

申请号：DE112013003745

申请日：2013-06-25

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  TAYLOR ROBERT B

IPC: G06F9/50 ,  G06F12/02

Abstract: Es werden hier verschiedene Ausführungsformen dargestellt, die Partitionen eines gemeinsam genutzten physikalischen Speichers zwischen Verarbeitungseinheiten neu zuweisen. Eine Vorrichtung und ein computerimplementiertes Verfahren können eine Menge des Speicherraums in dem physikalischen Speicher, der einer ersten Verarbeitungseinheit während der Systeminitialisierung zugewiesen wird, bestimmen. Die bestimmte Menge des Speicherraums kann vereinigt werden. Der vereinigte Speicherraum kann während der Laufzeit der zweiten Verarbeitungseinheit zugewiesen werden. Weitere Ausführungsformen sind beschrieben und werden beansprucht.

公开(公告)号：GB2518568A

公开(公告)日：2015-03-25

申请号：GB201500873

申请日：2013-06-28

Applicant: INTEL CORP

Inventor： SCHLUESSLER TRAVIS T ,  WELLS RYAN D ,  ROMANO YAAKOV

IPC: G06F1/32

Abstract: In one embodiment, the present invention includes a processor having a first domain with a first compute engine and a second domain with a second compute engine, where each of these domains can operate at an independent voltage and frequency. A first logic may be present to update a power bias value used to control dynamic allocation of power between the first and second domains based at least in part on a busyness of the second domain. In turn, a second logic may dynamically allocate at least a portion of a power budget for the processor between the domains based at least in part on this power bias value. Other embodiments are described and claimed.