公开(公告)号：PL3396591T3

公开(公告)日：2024-11-25

申请号：PL18163805

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： DAS BARNAN ,  VARERKAR MAYURESH M ,  BISWAL NARAYAN ,  BARAN STANLEY J ,  CILINGIR GOKCEN ,  SHAH NILESH V ,  SHARMA ARCHIE ,  ABDELHAK SHERINE ,  KOTHA PRANEETHA ,  PANDIT NEELAY ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP

IPC: G06V40/10

公开(公告)号：ES2926704T3

公开(公告)日：2022-10-27

申请号：ES18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Una realización proporciona una unidad de procesamiento de gráficos de propósito general que comprende una unidad de punto flotante de precisión dinámica que incluye una unidad de control que tiene lógica de hardware de seguimiento de precisión para rastrear un número disponible de bits de precisión para datos computados en relación con una precisión objetivo, en donde la precisión dinámica la unidad de punto flotante incluye lógica computacional para generar datos con múltiples precisiones. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2993162T3

公开(公告)日：2024-12-23

申请号：ES18163725

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  BAGHSORKHI SARA S ,  GOTTSCHLICH JUSTIN E ,  SURTI PRASOONKUMAR ,  SAKTHIVEL CHANDRASEKARAN ,  RAY JOYDEEP

IPC: G06F9/50 ,  G06N3/02

Abstract: Se describe un mecanismo para facilitar el intercambio de datos y la expansión de compresión de modelos en máquinas autónomas. Un método de realizaciones, como se describe en el presente documento, incluye detectar un primer procesador que procesa información relacionada con una red neuronal en un primer dispositivo informático, donde el primer procesador comprende un primer procesador de gráficos y el primer dispositivo informático comprende una primera máquina autónoma. El método incluye además facilitar que el primer procesador almacene una o más partes de la información en una biblioteca en una base de datos, donde una o más partes son accesibles para un segundo procesador de un dispositivo informático. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2991916T3

公开(公告)日：2024-12-05

申请号：ES19183024

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F9/38 ,  G06F9/46 ,  G06N3/063 ,  G06T1/20

Abstract: Se describe un procesador de gráficos y un método para realizar una operación de multiplicación y acumulación de matrices multidimensionales de precisión mixta. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：ES2865201T3

公开(公告)日：2021-10-15

申请号：ES19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

Abstract: Un acelerador (446) en un módulo multichip, comprendiendo el acelerador: una pila de memorias que incluye múltiples chips de memoria; y una unidad de procesamiento de gráficos, GPU (410-413), acoplada con la pila de memorias mediante uno o más controladores de memoria, incluyendo la GPU una pluralidad de multiprocesadores (234) con una arquitectura de instrucción única para múltiples hilos, SIMT, los multiprocesadores para ejecutar al menos una única instrucción, la al menos una única instrucción para acelerar un subprograma algebraico lineal asociado con una estructura de aprendizaje automático; la al menos una única instrucción para hacer que al menos una porción de la GPU lleve a cabo una operación de coma flotante en entrada con precisiones diferentes; en donde al menos una porción de la pluralidad de multiprocesadores es para ejecutar un hilo de la al menos una única instrucción, incluyendo la porción de la pluralidad de multiprocesadores una unidad de coma flotante para llevar a cabo, como una operación doble de precisión FP16/FP32 mixta, una primera operación del hilo a una primera precisión y una segunda operación del hilo con una segunda precisión; y en donde la primera operación es una operación con dos o más entradas de coma flotante de 16 bits y la segunda operación es una operación con dos o más entradas de coma flotante de 32 bits.

公开(公告)号：PL3594813T3

公开(公告)日：2021-06-28

申请号：PL19182892

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06F9/50 ,  G06F9/30 ,  G06F9/38 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：PL3396547T3

公开(公告)日：2022-11-14

申请号：PL18164092

申请日：2018-03-26

Applicant: INTEL CORP

Inventor： OULD-AHMED-VALL ELMOUSTAPHA ,  BAGHSORKHI SARA S ,  YAO ANBANG ,  NEALIS KEVIN ,  CHEN XIAOMING ,  KOKER ALTUG ,  APPU ABHISHEK R ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  ASHBAUGH BEN J ,  LAKSHMANAN BARATH ,  MA LIWEI ,  RAY JOYDEEP ,  TANG PING T ,  STRICKLAND MICHAEL S

IPC: G06N3/04 ,  G06F9/30 ,  G06F9/38 ,  G06F9/50 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00

公开(公告)号：ES2922233T3

公开(公告)日：2022-09-12

申请号：ES19218464

申请日：2018-03-02

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  HURD LINDA L ,  KIM DUKHWAN ,  MACPHERSON MIKE B ,  WEAST JOHN C ,  CHEN FENG ,  AKHBARI FARSHAD ,  SRINIVASA NARAYAN ,  SATISH NADATHUR RAJAGOPALAN ,  TANG PING T ,  RAY JOYDEEP ,  STRICKLAND MICHAEL S ,  CHEN XIAOMING ,  YAO ANBANG ,  SHPEISMAN TATIANA

IPC: G06F9/30 ,  G06F3/14 ,  G06F9/38 ,  G06F9/46 ,  G06N3/04 ,  G06N3/063 ,  G06N3/08 ,  G06T1/20 ,  G06T15/00 ,  G09G5/36

Abstract: Una unidad de procesamiento de gráficos tiene un conjunto de controladores de memoria, una memoria de caché y al menos un clúster de cálculo con al menos un multiprocesador de gráficos acoplado al conjunto de controladores de memoria. El al menos un multiprocesador de gráficos incluye una unidad de instrucción, una pluralidad de núcleos de procesamiento y una memoria compartida junto con la pluralidad de los núcleos de procesamiento. La unidad de instrucción está configurada para enviar instrucciones para la ejecución mediante un núcleo de procesamiento. La ejecución de un mecanismo de cálculo de precisión de precisión mixta fusionada es compatible con un mecanismo de cómputo, en el que la operación FMAC comprende una unidad lógica aritmética, ALU, operación de D = A * B + C con A y A y B es elementos de datos enteros de 8 bits, y C es un elemento de datos enteros de 32 bits. (Traducción automática con Google Translate, sin valor legal)

公开(公告)号：PL3392838T3

公开(公告)日：2022-03-28

申请号：PL18161816

申请日：2018-03-14

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  SURTI PRASOONKUMAR ,  MYSORE SRIVALLABA ,  DASGUPTA SUBHAJIT ,  AKIBA HIROSHI ,  HOEKSTRA ERIC J ,  HURD LINDA L ,  SCHLUESSLER TRAVIS T ,  SCHMIDT DAREN J

IPC: G06T15/00 ,  G06T1/20 ,  G06T15/50

公开(公告)号：ES3011182T3

公开(公告)日：2025-04-07

申请号：ES21178579

申请日：2018-03-23

Applicant: INTEL CORP

Inventor： APPU ABHISHEK R ,  KOKER ALTUG ,  RAY JOYDEEP ,  VEMBU BALAJI ,  WEAST JOHN C ,  MACPHERSON MIKE B ,  KIM DUKHWAN ,  HURD LINDA L ,  JAHAGIRDAR SANJEEV ,  RANGANATHAN VASANTH

IPC: G06F9/52 ,  G06N3/044 ,  G06N3/045 ,  G06N3/063 ,  G06N3/084

Abstract: Se describe un mecanismo para facilitar la sincronización y las barreras para el aprendizaje automático en máquinas autónomas. Un método de las realizaciones, como se describe en este documento, incluye la detección de grupos de hilos relacionados con el aprendizaje automático asociados a uno o más dispositivos de procesamiento. El método puede incluir además la facilitación de la sincronización de barreras de los grupos de hilos en múltiples matrices, de modo que cada hilo de un grupo se programe en un conjunto de elementos de cómputo asociados a las múltiples matrices, donde cada matriz representa un dispositivo de procesamiento de uno o más dispositivos de procesamiento, incluyendo dicho dispositivo un procesador gráfico. (Traducción automática con Google Translate, sin valor legal)