公开(公告)号：HK1046045A1

公开(公告)日：2002-12-20

申请号：HK02107457

申请日：2002-10-15

Applicant: INTEL CORP

Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

IPC: G06F20060101 ,  G06F15/00 ,  G06F9/38

Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

公开(公告)号：EP3014416A4

公开(公告)日：2017-02-22

申请号：EP14817022

申请日：2014-06-26

Applicant: INTEL CORP

Inventor： HINTON GLENN ,  TOLL BRET ,  SINGHAL RONAK

IPC: G06F9/06 ,  G06F9/30 ,  G06F12/08

CPC classification number: G11C7/1036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/30163

Abstract: A processor includes N-bit registers and a decode unit to receive a multiple register memory access instruction. The multiple register memory access instruction is to indicate a memory location and a register. The processor includes a memory access unit coupled with the decode unit and with the N-bit registers. The memory access unit is to perform a multiple register memory access operation in response to the multiple register memory access instruction. The operation is to involve N-bit data, in each of the N-bit registers comprising the indicated register. The operation is also to involve different corresponding N-bit portions of an M×N-bit line of memory corresponding to the indicated memory location. A total number of bits of the N-bit data in the N-bit registers to be involved in the multiple register memory access operation is to amount to at least half of the M×N-bits of the line of memory.

公开(公告)号：DE102020113932A1

公开(公告)日：2020-12-31

申请号：DE102020113932

申请日：2020-05-25

Applicant: INTEL CORP

Inventor： SANKARAN RAJESH ,  TOLL BRET ,  RASH WILLIAM ,  MAIYURAN SUBRAMANIAM ,  CHEN GANG ,  GEORGE VARGHESE

IPC: G06T1/20 ,  G06F15/80

Abstract: Es sind Grafikverarbeitungssysteme und -verfahren beschrieben. Eine Grafikverarbeitungseinrichtung kann Folgendes umfassen: eine oder mehrere Grafikverarbeitungs-Engines, einen Speicher, eine Speicherverwaltungseinheit (MMU) einschließlich einer GPU-Seitentabelle zweiter Ebene und GPU-Schmutzig-Bit-Tracking, und einen Bereitstellungsagenten zum Empfangen einer Anfrage von einem Virtuelle-Maschine-Monitor (VMM) zum Bereitstellen eines Subclusters von Grafikverarbeitungseinrichtungen, wobei das Subcluster mehrere Grafikverarbeitungs-Engines von mehreren Grafikverarbeitungseinrichtungen, die unter Verwendung eines Scale-Up-Fabric verbunden sind, beinhaltet, Bereitstellen des Scale-Up-Fabric zum Routen von Daten innerhalb des Subclusters von Grafikverarbeitungseinrichtungen und Bereitstellen mehrerer Ressourcen auf der Grafikverarbeitungseinrichtung für das Subcluster basierend auf der Anfrage vom VMM.

公开(公告)号：DE102018125971A1

公开(公告)日：2019-07-04

申请号：DE102018125971

申请日：2018-10-19

Applicant: INTEL CORP

Inventor： SADE RAANAN ,  RUBANOVICH SIMON ,  GRADSTEIN AMIT ,  SPERBER ZEEV ,  HEINECKE ALEXANDER ,  VALENTINE ROBERT ,  CHARNEY MARK ,  TOLL BRET ,  CORBAL JESUS ,  OULD-AHMED-VALL ELMOUSTAPHA

IPC: G06F9/30

Abstract: Offenbarte Ausführungsformen betreffen ein Berechnen von Skalarprodukten von Halbbytes in Kacheloperanden. In einem Beispiel enthält ein Prozessor Decodierverschaltung, um eine Kachel-Skalarproduktanweisung mit Feldern für einen Opcode, eine Zielkennung, um eine M-mal-N-Zielmatrix zu identifizieren, eine erste Quellenkennung, um eine erste M-mal-K-Quellenmatrix zu identifizieren, und eine zweite Quellenkennung, um eine zweite K-mal-N-Quellenmatrix zu identifizieren, wobei jede der Matrizen Doppelwortelemente beinhalten, und Ausführungsverschaltung, um die decodierte Anweisung auszuführen, um einen Ablauf für jedes Element (M,N) der identifizierten Zielmatrix K Mal durchzuführen, um acht Produkte durch Multiplizieren jedes Halbbytes eines Doppelwortelements (M,K) der identifizierten ersten Quellenmatrix mit einem entsprechenden Halbbyte eines Doppelwortelements (K,N) der identifizierten zweiten Quellenmatrix zu generieren und um die acht Produkte mit vorangehenden Inhalten des Doppelwortelements (M,N) zu akkumulieren und zu sättigen.

公开(公告)号：DE60038693T2

公开(公告)日：2009-07-02

申请号：DE60038693

申请日：2000-10-11

Applicant: INTEL CORP

Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

IPC: G06F9/46 ,  G06F15/00 ,  G06F9/38

Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.

公开(公告)号：HK1046045B

公开(公告)日：2008-12-19

申请号：HK02107457

申请日：2002-10-15

Applicant: INTEL CORP

Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

IPC: G06F20060101 ,  G06F15/00 ,  G06F9/38

公开(公告)号：DE102004030034A1

公开(公告)日：2005-01-27

申请号：DE102004030034

申请日：2004-06-22

Applicant: INTEL CORP

Inventor： COKE JAMES ,  RUSCITO PETER ,  TAHIR MASOOD ,  JACKSON DAVID ,  NAYDENOV VES ,  RODGERS DION ,  TOLL BRET ,  BINNS FRANK

IPC: G06F9/30 ,  G06F9/00 ,  G06F9/315 ,  G06F9/318 ,  G06F9/32 ,  G06F9/38

Abstract: A method, apparatus and system are disclosed for decoding an instruction in a variable-length instruction set. The instruction is one of a set of new types of instructions that uses a new escape code value, which is two bytes in length, to indicate that a third opcode byte includes the instruction-specific opcode for a new instruction. The new instructions are defined such the length of each instruction in the opcode map for one of the new escape opcode values may be determined using the same set of inputs, where each of the inputs is relevant to determining the length of each instruction in the new opcode map. For at least one embodiment, the length of one of the new instructions is determined without evaluating the instruction-specific opcode.

公开(公告)号：AU8015100A

公开(公告)日：2001-06-18

申请号：AU8015100

申请日：2000-10-11

Applicant: INTEL CORP

Inventor： RODGERS DION ,  TOLL BRET ,  WOOD AMIEE

IPC: G06F15/00 ,  G06F9/38

Abstract: A method includes maintaining an indication of a pending event with respect to each of a number of threads supported within a multithreaded processor. An indication is also maintained of an active or inactive state for each of the multiple threads. A clock disable condition is detected. This clock disable condition may be indicated by the absence of pending events with respect to each of the multiple threads and an inactive state for each of the multiple threads. A clocks signal, if enabled, is then disabled with respect to at least one functional unit within the multithreaded processor responsive to the detection of the clock disable condition.