公开(公告)号：FR3076394A1

公开(公告)日：2019-07-05

申请号：FR1850048

申请日：2018-01-04

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： REGNIER ARNAUD ,  MORILLON DANN ,  JULIEN FRANCK ,  HESSE MARJORIE

IPC: H01L21/8249 ,  H01L29/94

Abstract: L'invention concerne un procédé de fabrication d'un transistor MOS dans lequel des espaceurs (10) sont formés avant la grille (14).

公开(公告)号：FR3021803A1

公开(公告)日：2015-12-04

申请号：FR1454893

申请日：2014-05-28

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C7/18 ,  G11C16/02 ,  H01L21/8242

Abstract: L'invention concerne une mémoire non volatile (MA2) sur substrat semi-conducteur , comprenant : une première cellule mémoire comportant un transistor à grille flottante (TRi,j) et un transistor de sélection (ST) ayant une grille de contrôle verticale enterrée (CSG), une seconde cellule mémoire (Ci,j+i) comportant un transistor à grille flottante (TRi,j+i) et un transistor de sélection (ST) ayant la même grille de contrôle (CSG) que le transistor de sélection de la première cellule mémoire, une première ligne de bit (RBLj) reliée au transistor à grille flottante (TRi,j) de la première cellule mémoire, et une seconde ligne de bit (RBLj+1) reliée au transistor à grille flottante (TRi,j+i) de la seconde cellule mémoire (Ci,j+i).

公开(公告)号：FR3000838B1

公开(公告)日：2015-01-02

申请号：FR1350097

申请日：2013-01-07

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DALLE-HOUILLIEZ HELENE

IPC: H01L21/3205 ,  H01L21/3215 ,  H01L21/8242

公开(公告)号：FR2987696A1

公开(公告)日：2013-09-06

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.

公开(公告)号：FR3076660A1

公开(公告)日：2019-07-12

申请号：FR1850157

申请日：2018-01-09

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： MARZAKI ABDERREZAK ,  REGNIER ARNAUD ,  NIEL STEPHAN

IPC: H01L27/07 ,  H01L21/822 ,  H01L23/66

Abstract: Le dispositif (300) de cellule capacitive de remplissage comporte une première région semiconductrice (NW) ; une région isolante (STI) délimitant une zone utile (ACT) de la première région semiconductrice (NW) ; au moins une tranchée (30) située dans ladite zone utile (ACT) et s'étendant jusque dans la région isolante (STI), la tranchée (30) possédant une portion centrale (31) électriquement conductrice enveloppée dans une enveloppe isolante (32) ; une région de couverture (35) recouvrant au moins une première partie de ladite tranchée (30), la première partie de ladite tranchée étant la partie située dans ladite zone utile (ACT), et comportant une couche diélectrique (37) au contact de ladite tranchée ; une couche de siliciure de métal (38) localisée au moins sur la portion centrale d'une deuxième partie de ladite tranchée (30), la deuxième partie de ladite tranchée étant une partie non recouverte par la région de couverture (35).

公开(公告)号：FR3052291B1

公开(公告)日：2018-11-23

申请号：FR1655067

申请日：2016-06-03

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD

IPC: G11C7/00 ,  G11C11/21 ,  H01L27/11

公开(公告)号：FR3063415A1

公开(公告)日：2018-08-31

申请号：FR1751596

申请日：2017-02-28

Applicant: ST MICROELECTRONICS CROLLES 2 SAS ,  ST MICROELECTRONICS ROUSSET

Inventor： FROMENT BENOIT ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  MARZAKI ABDERREZAK

IPC: H05K1/02 ,  H01L21/02

Abstract: Circuit intégré comportant un substrat semiconducteur (PSUB), un caisson semiconducteur (PW) d'un premier type de conductivité électriquement isolé du reste du substrat par une région d'isolation (NW, NISO), une tranchée isolante supérieure (STI) s'étendant depuis une face avant du caisson (PW) jusqu'à une profondeur située à distance du fond du caisson. Le circuit intégré comporte au moins deux zones d'isolation additionnelles (TISO1, TISO2) électriquement isolées du caisson (PW) s'étendant à l'intérieur du caisson (PW) selon une première direction (Y) et verticalement depuis la face avant jusqu'au fond du caisson (PW). Au moins une région résistive pincée (RP) est délimitée par lesdites au moins deux zones d'isolation additionnelles (TISO1, TISO2), la tranchée isolante supérieure (STI) et la région d'isolation (NW, NISO). Au moins deux zones de contact (P1, P2) sont situées au niveau de la face avant du caisson (PW) et sont électriquement couplées à ladite région résistive pincée (RP).

公开(公告)号：FR3002811B1

公开(公告)日：2016-05-27

申请号：FR1351837

申请日：2013-03-01

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： REGNIER ARNAUD ,  NIEL STEPHAN ,  LA ROSA FRANCESCO

IPC: H01L21/02 ,  H01L27/04

Abstract: L'invention concerne un circuit intégré (IC1) formé sur un substrat semi-conducteur (PW, WF), comprenant une tranchée conductrice (CT) et un premier transistor (FGT11, FGT12) formé sur la surface du substrat, le transistor comprenant : une structure de grille de transistor, une première région dopée (R1) s'étendant dans le substrat entre un premier bord (E1) de la structure de grille et un bord supérieur de la tranchée conductrice (CT), et un premier élément d'espacement (SP1) formé sur le premier bord (E1) de la structure de grille et au-dessus de la première région dopée (R1). Selon l'invention, le premier élément d'espacement (SP1) recouvre complètement la première région dopée (R1) et un siliciure (SI) est présent sur la tranchée conductrice (CT), mais n'est pas présent sur la surface de la première région dopée (R1).

公开(公告)号：FR3012673A1

公开(公告)日：2015-05-01

申请号：FR1360743

申请日：2013-10-31

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  NIEL STEPHAN ,  REGNIER ARNAUD ,  DELALLEAU JULIEN

IPC: H01L27/115 ,  G11C11/21 ,  H01L29/788

Abstract: L'invention concerne une mémoire comprenant au moins une ligne de mot (WLi) comprenant une rangée de cellules mémoire à grille divisée (Ci, j) comprenant chacune une section de transistor de sélection comportant une grille de sélection (SG) et une section de transistor à grille flottante comportant une grille flottante (FG) et une grille de contrôle (CG). Selon l'invention, la mémoire comprend un plan de source (SP) commun aux cellules mémoire de la ligne de mot, pour collecter des courants de programmation (Ip) traversant des cellules mémoire lors de leur programmation, et les sections de transistor de sélection des cellules mémoire sont connectées au plan de source (SP). Un circuit de contrôle de courant de programmation (PCCT) est configuré pour contrôler le courant de programmation (Ip) traversant les cellules mémoire en agissant sur une tension de sélection (VS) appliquée à une ligne de sélection (SL).

公开(公告)号：FR2959025A1

公开(公告)日：2011-10-21

申请号：FR1001683

申请日：2010-04-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： CONRAUX JEROME ,  FANTAUZZO CHRISTIANE ,  HAMARD PATRICE ,  NUNZI PIERRE ,  REGNIER ARNAUD

IPC: G03F7/20 ,  G02F1/133 ,  G03F1/14

Abstract: L'invention concerne un procédé de photolithographie comprenant des étapes de projection d'un faisceau lumineux (6) au travers d'un masque (3) sur une couche photosensible (9) pour former sur la couche photosensible une image (8) d'un motif de masque (7) formé par le masque, et de commande d'une couche (11) d'éléments actifs (12) du masque, pour que faisceau lumineux après avoir traversé la couche d'éléments actifs reproduise le motif de masque sur la couche photosensible, les éléments actifs étant répartis dans la couche conformément à une organisation matricielle en lignes et en colonnes transversales aux lignes, chaque élément actif étant contrôlé individuellement pour prendre un état transparent à la lumière du faisceau lumineux, ou bien un état opaque ou réfléchissant la lumière du faisceau lumineux, en fonction d'un signal de commande fourni à l'élément actif.