公开(公告)号：KR1020170058714A

公开(公告)日：2017-05-29

申请号：KR1020150162658

申请日：2015-11-19

Applicant: 삼성전자주식회사

Inventor： 함부현 ,  강현재 ,  박성식 ,  배용국 ,  윤광섭 ,  윤범준 ,  이현창

IPC: H01L21/033 ,  H01L21/027 ,  H01L21/28 ,  G03F7/20

CPC classification number: H01L21/0337 ,  H01L21/3086 ,  H01L21/823431 ,  H01L23/544 ,  H01L2223/54426 ,  H01L2223/5446

Abstract: 반도체소자의패턴형성방법을제시한다. 반도체소자의패턴형성방법은제1 영역과제2 영역을포함하는기판상에, 마스크층과희생층을차례로형성하고, 제1 영역에형성된희생층을식각하여, 각각제1 폭을가지고, 제1 간격으로서로이격된복수개의제1 희생패턴부를형성하고, 제2 영역에형성된희생층을식각하여, 각각제1 간격크기와동일한제2 폭을가지고, 제1 폭크기와동일한제2 간격으로서로이격된복수개의제2 희생패턴부를형성하고, 복수개의제1 및제2 희생패턴부를제1 두께를가지고컨포말하게덮되, 제2 복수개의희생패턴사이에서머지(merge)되는스페이서막을형성하고, 복수개의제1 및제2 희생패턴부의상면을덮는스페이서막을제거하여, 복수개의제1 및제2 희생패턴의상면을노출시키고, 복수개의제1 및제2 희생패턴부가제거된영역에배치된마스크층을식각하여마스크패턴을형성하는것을포함한다.

Abstract translation: 提出了一种形成半导体器件的图案的方法。 图案通过形成在衬底包括第二区域，然后在掩模层和牺牲层上形成在所述第一区域的问题的半导体元件的方法，和蚀刻形成在第一区域上的牺牲层，各自具有第一宽度，第一 通过形成多个第一牺牲图案的彼此间隔远，与在第一步骤中的尺寸相同的第二宽度蚀刻形成在第二区域上的牺牲层，每个所述，第二到第一宽度尺寸相同的第二间隔 两个间隔开的多个第二牺牲图案部分的形成，mitje多个所形成的第一膜间隔物的第一第二牺牲图案部分适形于deopdoe之间合并（合并），第二多个牺牲图案的具有厚度，以及多个 通过第一mitje膜间隔物的除去覆盖第二牺牲图案部分的上表面上，通过蚀刻设置在所述多个第一mitje第二牺牲图案部分的掩模层暴露所述多个第一mitje第二牺牲图案的上表面被除去区域 并形成一个蒙版图案。

公开(公告)号：KR1020170051604A

公开(公告)日：2017-05-12

申请号：KR1020150151228

申请日：2015-10-29

Applicant: 삼성전자주식회사

Inventor： 남광우 ,  강현재 ,  김태선

IPC: H04B5/00 ,  H04B1/3816 ,  H04B1/401

CPC classification number: H04B1/3816 ,  H04B5/0031 ,  H04B5/0037

Abstract: 본발명은컨트롤러, 전력관리기, 및메모리를포함하는통신회로칩을제공한다. 컨트롤러는안테나를통해수신된수신신호에기초하여제 1 및제 2 메모리카드들중 하나와선택적으로통신한다. 전력관리기는안테나를통한수신신호의수신에응답하여, 컨트롤러와통신하도록선택된메모리카드로전력을공급한다. 메모리는제 1 및제 2 메모리카드들각각에저장된데이터의내용에관한정보를포함하는내용데이터를저장한다. 컨트롤러는내용데이터를참조하여제 1 및제 2 메모리카드들중 통신할하나를선택한다. 본발명에따르면, 활성화되지않은메모리카드에저장된데이터가읽힐수 있다. 따라서, 사용자에게제공되는서비스의범위가확대되고, 사용자의편의성이향상된다.

Abstract translation: 本发明提供了一种通信电路芯片，其包括控制器，电源管理器和存储器。 控制器基于经由天线接收的接收信号选择性地与第一存储卡和第二存储卡中的一个进行通信。 功率管理器通过天线响应接收到的信号的接收，并向选定的存储卡提供功率以与控制器通信。 存储器存储内容数据，所述内容数据包括关于存储在第一和第二存储卡中的每一个中的数据的内容的信息。 控制器参考内容数据并选择第一和第二存储卡中的一个进行通信。 根据本发明，可以读取存储在非活动存储卡中的数据。 因此，提供给用户的服务的范围扩大了，并且提高了用户的便利性。

公开(公告)号：KR1020160063212A

公开(公告)日：2016-06-03

申请号：KR1020150016618

申请日：2015-02-03

Applicant: 삼성전자주식회사

Inventor： 김종혁 ,  서강일 ,  강현재 ,  배덕한

IPC: H01L21/033 ,  G03F7/20

CPC classification number: H01L29/66795 ,  H01L21/0337 ,  H01L21/3086 ,  H01L21/31144 ,  H01L21/32139 ,  G03F7/2063

Abstract: 반도체소자제조방법의제공된다. 상기반도체소자제조방법은, 기판상에제1 방향으로평행하게연장되는대상패턴를형성하고, 상기제1 방향으로연장되고상기대상패턴중 일부대상패턴을노출시키는제1 개구부를포함하는제1 마스크패턴를형성하고, 상기제1 방향과교차하는제2 방향으로연장되고상기제1 개구부와오버랩되는제2 개구부를포함하는제2 마스크패턴를형성하고, 상기제1 마스크패턴과상기제2 마스크패턴을베리어로상기대상패턴중 상기제1 개구부와상기제2 개구부가오버랩되는영역을식각하는것을포함한다.

Abstract translation: 提供一种制造半导体器件的方法。 在基板上形成多个目标图案。 多个目标图案在第一方向上彼此平行地延伸。 形成沿第一方向延伸且包括第一开口的第一掩模图案。 第一个开放暴露了至少一些目标模式。 形成了沿与第一方向交叉的第二方向延伸并且包括第二开口的第二掩模图案。 第二个开口与第一个开口重叠。 通过使用第一掩模图案和第二掩模图案作为屏障来蚀刻第一开口和第二开口彼此重叠的区域。

公开(公告)号：KR1020150106791A

公开(公告)日：2015-09-22

申请号：KR1020140043020

申请日：2014-04-10

Applicant: 삼성전자주식회사

Inventor： 조용민 ,  강현재 ,  배동일

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/0847 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체 장치가 제공된다. 반도체 장치는, 기판 상에서 제1 방향으로 연장된 핀, 상기 핀과 교차하고 상기 제1 방향과는 다른 제2 방향으로 연장되는 게이트 구조체, 및 상기 게이트 구조체의 적어도 일 측에 배치되는 소오스/드레인을 포함하되, 상기 핀은, 상기 게이트 구조체 아래에 배치되는 제1 영역과, 상기 소오스/드레인 아래에 배치되는 제2 영역을 포함하고, 상기 제1 영역의 상면은 곡면이고, 상기 제1 영역의 상면은 상기 소오스/드레인의 하면보다 낮다.

Abstract translation: 提供半导体器件。 半导体器件包括在基板上沿第一方向延伸的翅片; 与所述翅片相交并沿与所述第一方向不同的第二方向延伸的栅极结构; 以及设置在栅极结构的至少一侧的源极/漏极。 翅片包括设置在栅极结构下方的第一区域和设置在源极/漏极下方的第二区域。 第一区域的上表面是弯曲的，并且第一区域的上表面低于源极/漏极的下表面。

公开(公告)号：KR100817074B1

公开(公告)日：2008-03-26

申请号：KR1020060110180

申请日：2006-11-08

Applicant: 삼성전자주식회사

Inventor： 강현재 ,  이지영 ,  조한구 ,  여기성

IPC: H01L21/336

CPC classification number: H01L29/7851 ,  H01L29/66795

Abstract: A semiconductor device having an active region of a fin type is provided to easily form an active region by performing an isolation process on the major axis of an active region and by forming an active region while an isolation process is performed. A first isolation layer(110) of a groove type is disposed along the direction of the major axis of an active region(130) of an island type, separated from the active region by a predetermined interval. A trench is formed in the direction of the minor axis of the active region to define the active region. Mutually insulated gate electrodes are formed, covering the exposed sidewall of the active region. The process for forming the first isolation layer can include the following steps. A hard mask layer is formed on a semiconductor substrate(100c). A first resist pattern for defining a first isolation region is formed on the hard mask layer. The hard mask layer and the semiconductor substrate are etched according to the shape of the first resist pattern to form a groove. An isolation material layer is filled in the groove to form the first isolation layer.

Abstract translation: 提供具有翅片型活性区域的半导体器件，以通过在有源区的长轴上进行隔离处理并且在进行隔离处理的同时形成有源区来容易地形成有源区。 沿着与有源区分离预定间隔的岛型有源区（130）的长轴的方向设置有沟槽型的第一隔离层（110）。 在有源区的短轴方向上形成沟槽以限定有源区。 形成相互绝缘的栅电极，覆盖有源区的暴露的侧壁。 形成第一隔离层的方法可以包括以下步骤。 在半导体衬底（100c）上形成硬掩模层。 用于限定第一隔离区域的第一抗蚀剂图案形成在硬掩模层上。 根据第一抗蚀剂图案的形状蚀刻硬掩模层和半导体衬底，以形成沟槽。 隔离材料层填充在沟槽中以形成第一隔离层。

公开(公告)号：KR1020060071013A

公开(公告)日：2006-06-26

申请号：KR1020040109903

申请日：2004-12-21

Applicant: 삼성전자주식회사

Inventor： 고차원 ,  우상균 ,  오석환 ,  여기성 ,  강현재 ,  신장호

IPC: H01L21/027 ,  H01L21/66

CPC classification number: H01L23/544 ,  G03F7/70633 ,  G03F9/7076 ,  H01L2223/54453 ,  H01L2924/0002 ,  G03F9/7084 ,  H01L22/30 ,  H01L2924/00

Abstract: 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법이 제공된다. 상기 반도체소자는 반도체기판 상에 스크라이브 라인 영역을 구비한다. 상기 스크라이브 라인 영역에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층이 배치된다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들이 배치된다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들이 배치된다. 이 방법은 반도체기판 상에 라인 공간 패턴들로 구성된 제 1 그룹 및 제 2 그룹을 갖는 제 1 어미자층을 형성한다. 상기 제 1 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 제 2 어미자 패턴들을 형성한다. 상기 제 2 그룹의 라인 공간 패턴들의 공간 영역들 상에 라인 형태의 아들자 패턴들을 형성한다.
중첩도 측정마크, 어미자, 아들자, 라인 공간 패턴, 보호막 링

公开(公告)号：KR1020060045265A

公开(公告)日：2006-05-17

申请号：KR1020040092689

申请日：2004-11-12

Applicant: 삼성전자주식회사

Inventor： 강현재 ,  여기성 ,  조한구 ,  김병수 ,  류만형 ,  우상균

IPC: H01L21/027

CPC classification number: G03F7/2024 ,  G03F7/70466 ,  H01L21/0274 ,  H01L21/0338

Abstract: 반도체소자의 미세 패턴 형성방법이 제공된다. 이 방법은 기판 상에 라인 공간(line and space) 형태의 포지티브 감광막 패턴을 구비한다. 상기 기판을 전면 노광하여 상기 포지티브 감광막 패턴 내부에 산을 발생시킨다. 상기 산이 발생된 포지티브 감광막 패턴의 공간(space) 패턴 영역에 네가티브 감광막 패턴을 형성한다. 상기 산이 발생된 포지티브 감광막 패턴의 계면에서 상기 네가티브 감광막 패턴 내부로 산을 확산시킨다. 이때, 상기 네가티브 감광막 패턴 영역 중 산이 확산 되지 않은 영역이 존재하도록 한다. 상기 기판을 현상하여 상기 기판 상에 라인 공간 형태의 산이 확산된 영역의 네가티브 감광막 패턴을 형성한다.
포지티브 감광막, 네가티브 감광막, 산 확산, 라인 공간 패턴, 피치