公开(公告)号：KR1020080021405A

公开(公告)日：2008-03-07

申请号：KR1020060084786

申请日：2006-09-04

Applicant: 삼성전자주식회사

Inventor： 부경호 ,  이선길 ,  유종렬 ,  이덕형 ,  연국현

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/12 ,  H01L29/1083 ,  H01L29/78 ,  H01L21/28273 ,  H01L29/78645

Abstract: A NAND-type flash memory device including select transistors with an impurity region for restraining punch-through is provided to prevent a non-selected string from being programmed by restraining short channel effect and hot carrier effect of a string select transistor and a ground select transistor using gate patterns. First and second impurity regions(69b,69s) are formed in a semiconductor substrate(51). First and second select gate patterns(SGP1,SGP2) are disposed on the semiconductor substrate between the first and second impurity regions, adjoining the first and second impurity regions. A plurality of cell gate patterns(WP1,WP2,WP3,WP4) are disposed between the first and the second select gate patterns. A first anti-punchthrough impurity region(67b) comes in contact with the first impurity regions, overlaying a first edge of a first select gate pattern adjacent to the first impurity region. A second anti-punchthrough impurity region(67s) comes in contact with a second impurity region, overlaying a first edge of a second select gate pattern adjacent to the second impurity region. The semiconductor substrate between the first and the second anti-punchthrough impurity regions has a uniform impurity density along a direction parallel with the surface of the semiconductor substrate. Each cell gate pattern can include a tunnel insulation layer, a floating gate, an intergate dielectric and a control gate electrode that are sequentially formed.

Abstract translation: 提供包括具有用于限制穿通的杂质区域的选择晶体管的NAND型闪速存储器件，以通过抑制串选择晶体管和接地选择晶体管的短沟道效应和热载流子效应来防止未选择的串被编程 使用门模式。 第一和第二杂质区（69b，69s）形成在半导体衬底（51）中。 第一和第二选择栅极图案（SGP1，SGP2）设置在邻接第一和第二杂质区域的第一和第二杂质区域之间的半导体衬底上。 多个单元栅极图案（WP1，WP2，WP3，WP4）设置在第一和第二选择栅极图案之间。 第一防穿透杂质区域（67b）与第一杂质区域接触，覆盖与第一杂质区域相邻的第一选择栅极图案的第一边缘。 第二防穿透杂质区域（67s）与第二杂质区域接触，覆盖与第二杂质区域相邻的第二选择栅极图案的第一边缘。 第一和第二抗穿透杂质区域之间的半导体衬底沿着与半导体衬底的表面平行的方向具有均匀的杂质浓度。 每个单元栅极图案可以包括依次形成的隧道绝缘层，浮栅，隔间栅极电介质和控制栅电极。

公开(公告)号：KR1020070031481A

公开(公告)日：2007-03-20

申请号：KR1020050085592

申请日：2005-09-14

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  신유균 ,  박태서 ,  류창우 ,  홍수진 ,  부경호

IPC: H01L21/336

Abstract: 게이트 재산화공정전에 질소플라즈마 도핑을 실시하여 게이트 금속막의 산화를 억제시킬 수 있는 반도체 장치의 게이트 형성방법을 개시한다. 반도체 장치의 게이트 형성방법은 반도체 기판상에 폴리실리콘막 및 금속막을 증착하는 단계를 포함한다. 상기 금속막 및 폴리실리콘막을 패터닝하여 게이트를 형성한다. 질소 플라즈마 도핑을 실시하여 상기 게이트의 금속막의 측면을 질화처리한다. 상기 게이트의 폴리실리콘막을 재산화시켜 준다. 상기 질소 플라즈마 도핑은 글로우방전 플라즈마, RF 플라즈마 및 마이크로 웨이브 플라즈마로부터 선택되는 플라즈마를 사용하며, 질소의 농도는 1x10
12 ions/㎠ 내지 1x10
17 ions/㎠ 이다. 상기 금속막은 WSix/TiN/W, TiN/W, WSix, WSix/WN/W, WN/W, WSix/TaN/W, TaN/W, CoSi2 및 NiSi 로부터 선택된다.

公开(公告)号：KR1020060025326A

公开(公告)日：2006-03-21

申请号：KR1020040074074

申请日：2004-09-16

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  이창원 ,  손웅희 ,  최길현 ,  유종렬 ,  임동찬 ,  박재화 ,  이병학 ,  박희숙

IPC: H01L27/115

CPC classification number: H01L27/11526 ,  H01L21/82345 ,  H01L27/105 ,  H01L27/1052 ,  H01L27/11546 ,  H01L21/28273

Abstract: A semiconductor device includes a first conductive layer on a semiconductor substrate, a dielectric layer including a high-k dielectric material on the first conductive layer, a second conductive layer including polysilicon doped with P-type impurities on the dielectric layer, and a third conductive layer including a metal on the second conductive layer. In some devices, a first gate structure is formed in a main cell region and includes a tunnel oxide layer, a floating gate, a first high-k dielectric layer, and a control gate. The control gate includes a layer of polysilicon doped with P-type impurities and a metal layer. A second gate structure is formed outside the main cell region and includes a tunnel oxide layer, a conductive layer, and a metal layer. A third gate structure is formed in a peripheral cell region and includes a tunnel oxide, a conductive layer, and a high-k dielectric layer having a width narrower than the conductive layer. Method embodiments are also disclosed.

Abstract translation: 一种半导体器件包括在半导体衬底上的第一导电层，在第一导电层上包括高k电介质材料的电介质层，包括在电介质层上掺杂有P型杂质的多晶硅的第二导电层，以及第三导电 在第二导电层上包括金属层。 在一些器件中，第一栅极结构形成在主单元区域中并且包括隧道氧化物层，浮置栅极，第一高k电介质层和控制栅极。 控制栅极包括掺杂有P型杂质的多晶硅层和金属层。 第二栅极结构形成在主单元区域外部并且包括隧道氧化物层，导电层和金属层。 第三栅极结构形成在周边单元区域中并且包括隧道氧化物，导电层和宽度比导电层窄的高k介电层。 还公开了方法实施例。

公开(公告)号：KR1020050113726A

公开(公告)日：2005-12-05

申请号：KR1020040038809

申请日：2004-05-31

Applicant: 삼성전자주식회사

Inventor： 윤선필 ,  최길현 ,  이창원 ,  이병학 ,  박희숙 ,  손웅희 ,  유종렬

IPC: H01L21/336

CPC classification number: H01L21/28247 ,  H01L21/28061 ,  H01L21/32105

Abstract: 반도체 장치의 제조 방법에서는, 도전막 패턴을 갖는 게이트 구조물을 기판 상에 형성한다. 게이트 구조물을 어닐링시켜서, 기판의 채널 영역과 게이트 산화막을 치유한다. 게이트 구조물에 산소 라디칼을 적용하여, 도전막 패턴의 측벽에 산화막을 형성시킨다. 기판을 먼저 어닐링하여 채널 영역과 게이트 산화막을 치유한 후 산화 공정이 수행되므로, 원하는 특성을 갖는 산화막을 형성시킬 수가 있게 된다.

公开(公告)号：KR100495664B1

公开(公告)日：2005-06-16

申请号：KR1020020078229

申请日：2002-12-10

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  유종렬 ,  정인수

IPC: H01L21/335

Abstract: 소자 분리된 기판의 활성 영역 중간부분인 채널 형성 영역에 더미 패턴을 형성하는 단계, 더미 패턴을 등방성 식각하여 축소된 더미 패턴의 적어도 한 쪽에 활성 영역이 노출되도록 하는 단계, 선택적 결정 성장을 통해 노출된 활성 영역에서 단결정 성장을 실시하여 핀을 형성시키는 단계, 더미 패턴을 제거하는 단계, 핀 표면에 게이트 절연막을 형성시키는 단계, 핀을 가로지르는 게이트 도전막 패턴을 형성하는 단계를 구비하여 이루어지는 핀 구조 전계 트랜지스터 형성 방법이 개시된다.
본 발명에 따르면, 현재의 노광 장비 해상력의 한계로 형성하기 어려운 병렬 핀 패턴을 기판에 효과적으로 형성할 수 있어 고집적 반도체 장치에서 단채널 효과를 방지하고 트랜지스터 구동 전류를 증가시키기 용이하다.

公开(公告)号：KR1020050020189A

公开(公告)日：2005-03-04

申请号：KR1020030057932

申请日：2003-08-21

Applicant: 삼성전자주식회사

Inventor： 유종렬 ,  최시영 ,  구자흠 ,  이창원 ,  이병학 ,  김성만 ,  이진욱

IPC: H01L21/336

Abstract: PURPOSE: A method for forming gate stacks is provided to prevent oxidation of a metal layer and restrain a reaction between a metal nitride layer and polysilicon by performing a re-oxidation process for a polysilicon/metal gate electrode before forming the metal nitride layer and the metal layer. CONSTITUTION: A polysilicon electrode pattern is formed by patterning a gate oxide layer, a polysilicon layer, and a first mask, which are formed on a semiconductor substrate. A re-oxidation process is performed to recover damage of the gate oxide layer in the process for forming the polysilicon electrode pattern. The first mask is removed therefrom. An oxide layer is formed on the semiconductor substrate and the polysilicon electrode pattern to expose a surface of the polysilicon electrode. A metal nitride layer, a metal layer and a second mask are sequentially formed on the oxide layer and the polysilicon electrode. A metal nitride layer, a metal layer, and a second mask pattern are formed on the polysilicon electrode.

Abstract translation: 目的：提供一种用于形成栅极叠层的方法，以防止在形成金属氮化物层之前，通过对多晶硅/金属栅电极进行再氧化处理，从而防止金属层的氧化并抑制金属氮化物层与多晶硅之间的反应 金属层。 构成：通过图案化形成在半导体衬底上的栅极氧化物层，多晶硅层和第一掩模来形成多晶硅电极图案。 在形成多晶硅电极图案的工艺中进行再氧化处理以恢复栅极氧化物层的损伤。 第一个面罩从中移除。 在半导体衬底和多晶硅电极图案上形成氧化层以暴露多晶硅电极的表面。 在氧化物层和多晶硅电极上依次形成金属氮化物层，金属层和第二掩模。 在多晶硅电极上形成金属氮化物层，金属层和第二掩模图案。

公开(公告)号：KR1020040046074A

公开(公告)日：2004-06-05

申请号：KR1020020073892

申请日：2002-11-26

Applicant: 삼성전자주식회사

Inventor： 이덕형 ,  최시영 ,  이병찬 ,  유종렬 ,  정인수

IPC: H01L21/336

Abstract: PURPOSE: A method for forming an FET(Field Effect Transistor) of a semiconductor device is provided to minimize the deterioration of transistor characteristics due to a short channel effect by forming a source/drain region in an epitaxial layer. CONSTITUTION: An isolation layer(102) is formed on the first conductive type semiconductor substrate(101) for defining an active region. A dummy gate pattern is formed on the active region. An epitaxial layer(104) is formed at both sides of the dummy gate pattern on the active region. The second conductive type impurity diffusion layer(106) is formed in the epitaxial layer. A dummy gate groove(110) is formed by removing the dummy gate pattern for partially exposing the active region and the sidewalls of the epitaxial layer. A gate isolating layer(116) and a gate electrode layer are sequentially formed in the dummy gate groove. The gate electrode layer is polished until the gate isolating layer on the epitaxial layer is exposed. A gate electrode(117b) is formed by selectively patterning the gate electrode layer.

Abstract translation: 目的：提供一种用于形成半导体器件的FET（场效应晶体管）的方法，以通过在外延层中形成源极/漏极区域来最小化由于沟道效应引起的晶体管特性的劣化。 构成：在第一导电类型半导体衬底（101）上形成用于限定有源区的隔离层（102）。 在有源区域上形成伪栅极图案。 在有源区上的伪栅极图案的两侧形成外延层（104）。 第二导电型杂质扩散层（106）形成在外延层中。 通过去除用于部分曝光外延层的有源区和侧壁的伪栅极图案来形成虚拟栅极沟槽（110）。 栅极隔离层（116）和栅电极层依次形成在虚拟栅极沟槽中。 抛光栅电极层，直到露出外延层上的栅绝缘层。 通过选择性地图案化栅极电极层来形成栅电极（117b）。

公开(公告)号：KR100373853B1

公开(公告)日：2003-02-26

申请号：KR1020000046680

申请日：2000-08-11

Applicant: 삼성전자주식회사

Inventor： 박정우 ,  유종렬 ,  하정민 ,  최시영

IPC: H01L21/20

CPC classification number: H01L21/02381 ,  H01L21/02532 ,  H01L21/02576 ,  H01L21/02579 ,  H01L21/0262 ,  H01L21/02639 ,  Y10S438/933

Abstract: A method of selective epitaxial growth performed by sequentially and repeatedly introducing a source gas, an etching gas, and a reducing gas in the reaction chamber, wherein controlled epitaxial layer doping may be obtained by introducing a dopant source gas during introducing any one of the source gas, an etching gas, and a reducing gas, and thereby producing a smooth and uniform epitaxial layer on a predetermined region of a semiconductor substrate.

Abstract translation: 一种选择性外延生长的方法，其通过在反应室中依次且重复地引入源气体，蚀刻气体和还原气体来执行，其中受控外延层掺杂可通过在引入源中的任一个的过程中引入掺杂剂源气体 气体，蚀刻气体和还原气体，从而在半导体衬底的预定区域上产生光滑和均匀的外延层。

公开(公告)号：KR1020020037526A

公开(公告)日：2002-05-22

申请号：KR1020000067474

申请日：2000-11-14

Applicant: 삼성전자주식회사

Inventor： 박정우 ,  유종렬 ,  하정민 ,  최시영

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method is provided to improve local concentration of an electric field and stress by performing an annealing process in a hydrogen atmosphere so that the profile of a trench varies and the edge and corner portion of the trench is rounded. CONSTITUTION: An etch mask pattern is formed on a semiconductor substrate(100). The semiconductor substrate is etched to form the trench by using the etch mask pattern as an etch mask. An insulation layer filling the trench is formed. The etch mask pattern is eliminated to form an isolation layer(116a). An annealing process is performed regarding the entire surface of the semiconductor substrate so that the width of the lower portion of the trench is relatively broader than that of the upper portion of the trench.

Abstract translation: 目的：提供沟槽隔离方法，以通过在氢气氛中进行退火处理来改善电场和应力的局部浓度，使得沟槽的轮廓变化并且沟槽的边缘和角部被倒圆。 构成：在半导体衬底（100）上形成蚀刻掩模图案。 通过使用蚀刻掩模图案作为蚀刻掩模来蚀刻半导体衬底以形成沟槽。 形成填充沟槽的绝缘层。 消除蚀刻掩模图案以形成隔离层（116a）。 对半导体衬底的整个表面执行退火处理，使得沟槽的下部的宽度比沟槽的上部的宽度更宽。

公开(公告)号：KR1020010112738A

公开(公告)日：2001-12-21

申请号：KR1020000032168

申请日：2000-06-12

Applicant: 삼성전자주식회사

Inventor： 박태서 ,  박정우 ,  유종렬

IPC: H01L21/76

Abstract: An improved track belt tire is constructed of a removable tread belt assembly mounted to the outer circumferential surface of an inflatable tire carcass. A unique track belt design restrains the track from expanding while simultaneously improving the secure mounting of the track to the carcass and providing improved penetration protection. Also, the improved track belt will maintain a flatter tread profile which in turn will improve tread life and durability.

Abstract translation: 改进的轨道带轮胎由安装到可充气轮胎胎体的外周表面的可移除的胎面带组件构成。 独特的轨道带设计限制了轨道的扩展，同时改善了轨道到胴体的安全安装，并提供了更好的穿透保护。 此外，改进的轨道带将保持更平坦的胎面轮廓，这又将改善胎面寿命和耐久性。