公开(公告)号：KR101250851B1

公开(公告)日：2013-04-04

申请号：KR1020110064318

申请日：2011-06-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김완동 ,  김윤

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 3차원 적층형 메모리 어레이에서 적층되는 층 수의 증가와 무관하게 계단형 컨택을 한번에 형성할 수 있는 3차원 적층형 메모리 어레이의 컨택 형성 방법이 제공된다.

公开(公告)号：KR1020130007200A

公开(公告)日：2013-01-18

申请号：KR1020110064318

申请日：2011-06-30

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김완동 ,  김윤

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/2481 ,  H01L21/76897 ,  H01L27/0688 ,  H01L27/2463

Abstract: PURPOSE: A method for forming a contact of a 3D laminate memory array is provided to reduce processing costs and steps by forming step type contacts with different depths once regardless of the number of layers. CONSTITUTION: A plurality of semiconductor layers(10) with a step protrusion part are formed on a substrate. A first hard mask material layer is formed on a first interlayer dielectric layer. A plurality of contact hole patterns(32) are formed by etching the first hard mask material layer. A second interlayer dielectric layer fills the plurality of contact hole patterns. A second hard mask material layer is deposited on the front side of the substrate. A plurality of contact holes(70) are formed by anisotropically etching the first and second interlayer dielectric layers.

Abstract translation: 目的：提供一种用于形成3D层压存储器阵列的接触的方法，以便不管层数如何，通过形成具有不同深度的阶梯型接触来降低加工成本和步骤。 构成：在基板上形成具有台阶突出部的多个半导体层（10）。 第一硬掩模材料层形成在第一层间介质层上。 通过蚀刻第一硬掩模材料层形成多个接触孔图案（32）。 第二层间介电层填充多个接触孔图案。 第二硬掩模材料层沉积在基板的正面上。 通过各向异性蚀刻第一和第二层间电介质层形成多个接触孔（70）。

公开(公告)号：KR1020120095739A

公开(公告)日：2012-08-29

申请号：KR1020110015243

申请日：2011-02-21

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  권대웅 ,  장지수 ,  김장현 ,  김상완

IPC: H01L29/786

CPC classification number: H01L29/66765 ,  H01L21/32134 ,  H01L29/42384

Abstract: PURPOSE: A method for manufacturing a thin film transistor having a rounded gate is provided to prevent the generation of hump because an edge part of a gate electrode is rounded by an undercut phenomenon. CONSTITUTION: A first conductive film is evaporated on an insulation board(10). After the first conductive film is dry-etched, a wet-etching process is implemented for a constant time to form a gate(26). A gate insulation layer(40) is formed on the gate and the board. A semiconductor material is evaporated on the gate insulation layer. A source section(52), a drain section(54), and a channel section(56) are formed on the semiconductor material. A source electrode(72) and a drain electrode(74) are respectively formed on the source and the drain sections.

Abstract translation: 目的：提供一种用于制造具有圆形栅极的薄膜晶体管的方法，以防止由于栅极电极的边缘部分由于底切现象而变圆而产生隆起。 构成：第一导电膜在绝缘板（10）上蒸发。 在第一导电膜被干蚀刻之后，实施湿法蚀刻工艺一段时间以形成栅极（26）。 在栅极和电路板上形成栅极绝缘层（40）。 半导体材料在栅极绝缘层上蒸发。 源极部分（52），漏极部分（54）和沟道部分（56）形成在半导体材料上。 在源极和漏极部分上分别形成源极（72）和漏极（74）。

公开(公告)号：KR101147526B1

公开(公告)日：2012-05-21

申请号：KR1020100030588

申请日：2010-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115

Abstract: 본 발명은 수직 적층된 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것으로, 더욱 상세하게는 수직하게 적층된 반도체층들을 구별하기 위해 일측에 적층된 반도체층들의 층수보다 적은 층선택라인들을 구비하여 이를 통해 전기적 초기화로 구현되는 3차원 낸드 플래시 메모리 어레이 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101128420B1

公开(公告)日：2012-03-27

申请号：KR1020100030609

申请日：2010-04-02

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L21/8247 ,  H01L27/115 ,  H01L21/768

Abstract: 본 발명은 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것으로, 더욱 상세하게는 적층 어레이 구조(STAR 구조)에 있어서 비트라인과 접지선택라인이 연결된 스타구조를 갖는 낸드 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.

公开(公告)号：KR101113014B1

公开(公告)日：2012-02-27

申请号：KR1020100056781

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  유경창 ,  오정훈

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 저항성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 저항 가변층에서 스위칭에 관여하는 전도 경로인 filament의 수를 최소화하여 동작의 신뢰성을 높이며 저전력 구동이 가능하도록 저항 가변층이 스페이서 구조로 형성된 저항성 메모리 소자 및 그 제조방법에 관한 것이다.

公开(公告)号：KR101112431B1

公开(公告)日：2012-02-22

申请号：KR1020100056780

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  윤장근

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 바디 컨택이 가능한 나노 와이어 소자 및 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, SOI 기판이나 반도체 적층 구조에서도 와이어 형태의 액티브 바디가 소스 및 드레인에 의하여 막혀 있지 않고 바디 영역 또는 바디 컨택부로 이웃 소자함께 또는 다른 층의 바디와 서로 연결될 수 있도록 함으로써, 이를 이용한 3차원 적층형 낸드 플래시 메모리 어레이는 바디 컨택부로 형성된 바디컨택라인을 통하여 하나의 바디 컨택만으로 블록 이레이즈가 가능하도록 한 효과가 있다.

公开(公告)号：KR1020110136644A

公开(公告)日：2011-12-21

申请号：KR1020100056781

申请日：2010-06-15

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  유경창 ,  오정훈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L45/04 ,  H01L21/31051 ,  H01L21/76205 ,  H01L45/1233 ,  H01L45/146 ,  H01L45/147 ,  H01L45/1691

Abstract: PURPOSE: An RRAM(Resistive Random Access Memory) device with a spacer structure and a fabrication method thereof are provided to improve the reliability of an operation by minimizing the number of filaments which are the conduction route taking part in switching in a resistance variable layer. CONSTITUTION: A resistance variable layer is formed in the form of spacers(42a,42b). The spacers are made of a transition metal oxide with a resistance variable characteristic. The spacers is formed in the sidewall of a first insulating layer which is filled between a bottom electrode(20) and an upper electrode(62). The first insulating layer is formed to be separated at a constant interval between trenches. A second insulating layer(54) is formed on the spacers.

Abstract translation: 目的：提供一种具有间隔结构及其制造方法的RRAM（电阻随机存取存储器）装置，通过最小化作为电阻变化层切换中的导通路径的长丝的数量来提高操作的可靠性。 构成：电阻变化层形成为间隔物（42a，42b）的形式。 间隔物由具有电阻变化特性的过渡金属氧化物制成。 间隔物形成在填充在底部电极（20）和上部电极（62）之间的第一绝缘层的侧壁中。 第一绝缘层形成为在沟槽之间以恒定的间隔分开。 在间隔件上形成第二绝缘层（54）。

公开(公告)号：KR101091010B1

公开(公告)日：2011-12-08

申请号：KR1020100129644

申请日：2010-12-17

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  김가람

IPC: H01L27/108 ,  H01L21/8242 ,  H01L29/78 ,  H01L21/335

CPC classification number: H01L29/7827 ,  H01L27/10841 ,  H01L29/66666

Abstract: PURPOSE: A DRAM device with a single transistor structure for storing 2 bits is provided to store 2 bits per a cell by forming an impurity doping layer with the opposite polarity of a semiconductor body in the center of the semiconductor body. CONSTITUTION: An active area, which includes semiconductor bodies(13,17), is formed into a P-type semiconductor. A source(11) and a drain(19) are formed in the upper side and the down side of the semiconductor body. A gate(30) is formed on the side of the semiconductor body while being placed between gate insulating layers(20). An impurity doping layer(15), which has the opposite polarity of the semiconductor body, is formed in the center of the upper side and the down side of the semiconductor body. The impurity doping layer electrically disconnects the semiconductor body.

Abstract translation: 目的：提供具有用于存储2位的单晶体管结构的DRAM器件，以通过在半导体本体的中心形成具有与半导体本体相反极性的杂质掺杂层来存储每个单元的2位。 构成：包括半导体本体（13,17）的有源区域形成为P型半导体。 源极（11）和漏极（19）形成在半导体本体的上侧和下侧。 栅极（30）形成在半导体本体侧，同时放置在栅极绝缘层（20）之间。 在半导体本体的上侧和下侧的中心形成有具有与半导体本体相反的极性的杂质掺杂层（15）。 杂质掺杂层电连接半导体本体。

公开(公告)号：KR101067412B1

公开(公告)日：2011-09-27

申请号：KR1020090102324

申请日：2009-10-27

Applicant: 서울대학교산학협력단

Inventor： 박병국 ,  조성재 ,  이정훈

IPC: H01L27/115 ,  H01L21/8247

Abstract: 본 발명은 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것으로, 더욱 상세하게는 워드라인과 비트라인 사이에 PN 접합 또는 쇼트키(Schottky) 접합을 형성하고 워드라인과 접한 절연막을 파괴시킴으로써 프로그램하고, 상기 PN 접합 또는 쇼트키 접합의 성질을 이용하여 읽기하는 것을 특징으로 하는 일회 프로그램 가능한 비휘발성 메모리 어레이와 그 동작 및 제조방법에 관한 것이다.
일회프로그램, 비휘발성메모리, 어레이, PN접합, 쇼트키접합, Schottky