-
公开(公告)号：KR1019980044522A
公开(公告)日：1998-09-05
申请号：KR1019960062615
申请日：1996-12-06
Applicant: 한국전자통신연구원
IPC: H01L29/772
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
얕은 채널영역의 형성 및 소오스 저항의 감소로 인한 소자의 트랜스콘덕턴스 특성 및 잡음 특성을 향상시키기 위한 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
3. 발명의 해결방법의 요지
갈륨비소 기판내에 실리콘 이온을 각각의 이온주입 마스크를 사용하여 이온주입하여 채널 영역 및 소오스/드레인 영역을 형성하는 단계; 상기 갈륨비소 기판 전체 표면에 이후의 열처리 공정시 상기 갈륨비소 기판이 손상되는 것을 방지하기 위한 보호막으로 적어도 실리콘을 함유하는 막을 형성하는 단계; 상기 갈륨비소 기판에 대해 열처리하여 기판 표면에 고농도 활성층을 형성하는 단계; 상기 보호막을 제거하는 단계; 채널 영역 및 소오스/드레인 영역이외의 상기 고농도 활성층을 제거하는 단계; 소오스/드레인 영역이 노출되는 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴에 의해 노출된 소오스/드레인 영역에 저항성 금속막을 형성하고, 열처리하는 단계; 상기 제1 포토레지스트 패턴을 제거하는 단계; 게이트 전극 형성될 부위의 고농도 활성층이 노출되는 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 상기 고농도 활성층을 식각하여 제거하는 단계; 및 상기 제2 포토레지스트 패턴에 의해 노출된 갈륨비소 기판상에 게이트 전극용 금속막을 형성하는 단계를 포함해서 이루어진 반도체 장치의 전계효과트랜지스터 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 소자 제조 공정 중 반도체 장치의 전계효과트랜지스터 제조 공정에 이용됨.-
公开(公告)号：KR100144789B1
公开(公告)日：1998-08-17
申请号：KR1019950017305
申请日：1995-06-24
Applicant: 한국전자통신연구원
IPC: H01S5/10
Abstract: 본 발명은 레이저 다이오드에 관한 것으로서, 오믹접촉층 상부의 전극이 서로 소정 거리 이격되고 오믹접촉층의 길이 방향과 수직을 이루는 다수 개의 빗살을 갖는 빗의 형상으로 형성하여 활성층에서 광을 불연속적으로 발생시키거나, 또는, 리지형태인 제3클래드층과 오믹접촉층의 폭을 주기적으로 다르게하여 활성층에서 광을 공진기의 폭(W1)(W2)에 따라 서로 다른 횡모드 분포를 갖도록 발생시켜 공진기의 가장자리 부분에서 상대적으로 높은 이득에 의해 중심 부분 보다 밝게되는 광을 공진기의 길이 방향으로 짧은 길이를 갖도록 유도한다. 따라서, 높은 차수의 횡모드에 대응하는 밝은 띠가 짧게 무질서하게 형성되거나 발진자체를 억제하여 공진기의 기본 횡모드만 여기시킴으로써 출력되는 광의 방사 패턴의 중심 축이 굴절되는 것을 방지하여 광출력의 안정도를 향상시킬 수 있다.
-
公开(公告)号：KR100135050B1
公开(公告)日：1998-04-20
申请号：KR1019940010637
申请日：1994-05-16
IPC: H01L29/72
Abstract: 본 발명은 MBE, 또는 MOCVD방법에 의하여 성장된 에피 웨이퍼상에 T형 에미터 전극을 형성하여 에미터 전극과 자기정렬된 베이스 전극 구조를 갖는 HBT소자의 제조방법에 관한 것이다.
상기 성장된 에피 웨이퍼상에 1차 감광막(9)을 도포하고 노광시킨 후 유전체 절연막(10)을 전면에 증착하고 2차 감광막(11)을 상기 유전체 절연막(10)상에 도포하는 공정과; 상기 2차 감광막(11)을 노광한 후 이를 마스크로하여 하층의 유전체 절연막(10)을 등방성식각하고 상기 1차 감광막(9)을 현상하는 공정과; 에미터 전극(12)을 증착하고 전면에 1차 플라즈마 증착 절연막(13)을 증착하는 공정과; 상기 에미터 전극(12)을 마스크로 하여 상기 1차 유전박막(13)을 반응성 이온 식각을 하고 전면에 2차 플라즈마 증착 절연막(14)을 증착하는 공정과; 상기 2차 플라즈마 증착 절연막(14)의 측벽만 남도록 반응성 이온 식각을 하고 베이스층(4)표면까지 수직하게 식각하고 노출된 부분에 베이스 전극(15)을 증착하여 에미터 전극 및 베이스 전극을 자기정렬하는 공정과; 베이스 메사식각을 하고 노출된 부분에 콜렉터 전극(16)을 증착한 후 금속배선공정을 실시한다.
따라서 본 발명은 HBT소자의 고속특성과 공정의 신뢰성을 향상시킨다.-
公开(公告)号：KR1019970077186A
公开(公告)日：1997-12-12
申请号：KR1019960014321
申请日：1996-05-02
Applicant: 한국전자통신연구원
IPC: H01L21/28
Abstract: 본 발명은 반도체 소자의 다층 금속배선 구조 및 그 제조방법에 관한 것으로, 종래의 제조방법이 1차 배선, 비아 홀, 2차 배선의 순서로 진행하는 반면, 본 발명은 비아 홀 대신에 비아기등을 이용하여, 1차 배선과 비아기등을 하나의 금속도전층으로 금속막의 식각시감광제와의 선택비 차이를 이용하여 한꺼번에 형성하며, 이어서 PECVD 산화막과 SOG 박막을 이용하여 1차 금속배선의 갭-채움과 평탄화를 수행하고 CMP 혹은 에치백등의 기술을 이용하여 비아기등의 최상단면이 노출되고 완전히 평탄화가 이루어진 상태에서 2차 금속배선을 완성하는 것으로, 2차 금속배선 이전까지의 단계를 반복수행함으로써, 다층 금속배선을 쉽게 가능하도록 한다.
-
-
Patent Agency Ranking
公开(公告)号：KR1019970054262A
公开(公告)日：1997-07-31
申请号：KR1019950051465
申请日：1995-12-18
Applicant: 한국전자통신연구원
IPC: H01L21/338 , H01L29/80
Abstract: 본 발명은 화합물 반도체 소자의 오믹전극 형성방법에 관한 것으로서, 화합물 반도체의 기판 상에 채널층을 결정 성장하고 이채널층 상부의 소정 부분에 감광막을 형성하는 공정과, 상기 채널층과 감광막의 상부에 금속 초격자층과 오믹 접촉전극 구조를 이루는 오믹 금속층을 형성하는 공정과, 상기 감광막을 제거함과 동시에 상부에 형성된 오믹 금속층도 제거하고 상기 채널층의 노출된 부분과 오믹 금속층의 상부에 보호층을 형성한 후 상기 오믹 금속층을 저온과 고온에서 연속적으로 2단계 급속 열처리하는 공정과, 상기 보호층을 제거하고 상기 채널층과 오믹 금속층의 상부에 PMMA의 제1 감광막과 P(MMA-MAA)의 제2 감광막을 형성한 후 상기 제1 및 제2 감광막을 노광 및 현상하여 상기 채널층을 노출시키는 T자 형의 개구를 형성하는 공정과, 상기 개구 를 통해 상기 채널층의 노출된 부분과 상기 제1 및 제2 감광막의 상부에 게이트 금속전극을 형성하는 공정과, 상기 제1 및 제2 감광막을 리프트-오프 방법에 의해 제거함과 동시에 상부의 게이트 금속전극을 제거하는 공정을 구비한다. 따라서, 오믹 금속 전극을 열처리시 오믹 금속의 표면이 부풀어지는 것을 방지하므로 오믹 전극의 접촉 저항을 향상시킬 수 있으며, 또한, 오믹 금속 표면을 평탄하게 하여 서브미크론급의 미세한 게이트 패턴을 용이하게 형성할 수 있다.
-
公开(公告)号：KR1019970008364B1
公开(公告)日：1997-05-23
申请号：KR1019930027631
申请日：1993-12-14
Applicant: 한국전자통신연구원
IPC: H01L27/06
Abstract: A method of processing the surface of a bipolar junction device constructed in such a manner that a buffer layer 7, sub-collector layer 6, collector layer 5, spacer layer 3, emitter layer 2 and cap layer 1 are sequentially formed on a semi-insulating GaAs substrate 8, the emitter layer 2 is etched using an emitter electrode 9 on the cap layer 1 as a mask to expose the surface of the base layer 4, and a base electrode 11 is formed includes the steps of applying gas plasma (H2) according to ECR apparatus to hydrogenize the base electrode and injecting the gas plasma into the area placed between the base electrode 11 and emitter electrode 9, forming an ECR nitride layer 12 on the overall surface of the substrate, and forming a connection electrode 13 for protecting the exposed region between the base electrode 11 and emitter electrode 9.
Abstract translation: 一种处理双极结器件的表面的方法，其方法是将缓冲层7，次集电极层6，集电极层5，间隔层3，发射极层2和覆盖层1依次形成在半导体层上， 绝缘GaAs衬底8，使用覆盖层1上的发射电极9作为掩模来蚀刻发射极层2以暴露基底层4的表面，并且形成基极11包括以下步骤：施加气体等离子体 ）根据ECR装置氢化基极并将气体等离子体注入到放置在基极11和发射极9之间的区域中，在基片的整个表面上形成ECR氮化物层12，并形成用于 保护基极11和发射电极9之间的暴露区域。
-
公开(公告)号：KR1019970004433B1
公开(公告)日：1997-03-27
申请号：KR1019930027217
申请日：1993-12-10
Applicant: 한국전자통신연구원
IPC: H01L21/336
Abstract: A forming method of gate metals using two-step etching is disclosed. The method comprises the steps of: forming an etch stopping layer(2) made of AlxGa1-x and an etching mask(3) for defining a gate region(8) on a semi-insulating GaAs substrate(1); firstly etching the gate region(8) by vertical etching to form defined region(4); secondly etching the defined region(4) by horizontal etching to form substrate(5); depositing a metal layer(6) on the resultant structure; and forming a gate metal(7) by lift-off the metal layer(6). Thereby, it is possible to improve the reliability of device.
Abstract translation: 公开了使用两步蚀刻的栅极金属的形成方法。 该方法包括以下步骤：形成由Al x Ga 1-x制成的蚀刻停止层（2）和用于在半绝缘GaAs衬底（1）上限定栅极区域的蚀刻掩模; 首先通过垂直蚀刻蚀刻栅极区域（8）以形成限定区域（4）; 其次通过水平蚀刻蚀刻限定区域（4）以形成衬底（5）; 在所得结构上沉积金属层（6）; 以及通过剥离金属层（6）形成栅极金属（7）。 由此，能够提高装置的可靠性。
-
公开(公告)号：KR1019960026914A
公开(公告)日：1996-07-22
申请号：KR1019940036026
申请日：1994-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/06
Abstract: 본 발명은 반고체 MMIC의 고용량 커패시터를 제조하는 방법에 관한 것으로서, 한정된 면적에 고용량 커패시터를 제조하기 위하여 전극층과 유전체 박막층을 교대로 5층 이상 적층하여 커패시터를 형성한다. 반도체 기판위에 복수의 금속전극층과 복수의 유전체 박막층을 차례로 적층함으로써 커패시터가 반도체 칩상에서 차지하는 면적을 종래보다 늘이지 않고 정전용량을 거의 2배로 증가시킬 수 있다.
-
公开(公告)号：KR1019960000384B1
公开(公告)日：1996-01-05
申请号：KR1019920025001
申请日：1992-12-22
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: forming a high density n-type impurity epitaxial layer, n-type impurity epitaxial layer of collector and P+-type impurity epitaxial layer of base one after another; forming a mask layer of predetermined pattern on the P+-type impurity epitaxial layer; forming n-type impurity epitaxial layer of emitter and high density n-type impurity epitaxial layer for emitter contact on after another; eliminating the mask layer after forming an emitter ohmic electrode on the epitaxial layer; forming a base ohmic electrode at the part where the base electrode of the epitaxial layer is formed on the emitter ohmic electrode; forming a collector ohmic electrode after eliminating the exposed part of the epitaxial layer and the epitaxial layer.
Abstract translation: 形成高密度n型杂质外延层，n型杂质外延层的集电体和P +型杂质外延层的一个接一个; 在P +型杂质外延层上形成预定图案的掩模层; 形成发射极和高密度n型杂质外延层的n型杂质外延层，用于发射极接触; 在外延层上形成发射极欧姆电极之后，去除掩模层; 在发射极欧姆电极上形成外延层的基极部分的基极欧姆电极; 在消除外延层和外延层的暴露部分之后形成集电极欧姆电极。
-
-
-
-
-
-
-
-
-
Search Results
228
records
(took 0.022 seconds)
