公开(公告)号：KR100256669B1

公开(公告)日：2000-05-15

申请号：KR1019970072835

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 전치훈 ,  김윤태 ,  백종태

IPC: H01L21/283

CPC classification number: H01L21/28556 ,  C23C16/18 ,  C23C16/4481 ,  H01L21/76877

Abstract: PURPOSE: A CVD(chemical vapor deposition) device and a method of forming a copper layer are to control surface deposition using thermal energy, thereby obtaining a superior copper metallization. CONSTITUTION: Through an MFC(mass flow controller)(114), gas such as Ar, He, H2, N2 enter a vaporizer(112). A copper source is connected to a deposition path(200). A copper source vessel(111) contains the copper source. The copper source vessel is maintained on a room temperature. To obtain an optimal deposition characteristic, hydrogen is added to the deposition path. An inner wall of the deposition path and a gas injector(210) are preheated to prevent condensation of the copper. The deposition path is connected to a vacuum source. A deposition gas injected into the deposition path is excited by thermal energy. By this excitation, a copper film is extracted on a wafer and discharged to a gas discharge port(240).

Abstract translation: 目的：CVD（化学气相沉积）器件和形成铜层的方法是使用热能来控制表面沉积，从而获得优异的铜金属化。 构成：通过MFC（质量流量控制器）（114），诸如Ar，He，H 2，N 2的气体进入蒸发器（112）。 铜源连接到沉积路径（200）。 铜源容器（111）包含铜源。 铜源容器保持室温。 为了获得最佳的沉积特性，向沉积路径添加氢。 沉积路径的内壁和气体注入器（210）被预热以防止铜的冷凝。 沉积路径连接到真空源。 注入沉积路径的沉积气体被热能激发。 通过该激发，在晶片上提取铜膜并排出到排气口（240）。

公开(公告)号：KR100250455B1

公开(公告)日：2000-05-01

申请号：KR1019970071109

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 김윤태 ,  전치훈 ,  백종태

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a method wire is provided to allow a copper thin film to be used as a metal wire layer. CONSTITUTION: A method for forming a method wire forms an interlayer dielectric(12) on a substrate(11) in which various components forming a semiconductor device are formed. A plasma sort clean process is performed to remove an impurity and an oxide. A refractory metal layer(13A) is deposited in a contact hole or a via hole formed in a selected region. The refractory metal layer(13A) is experienced by nitrogen process using a rapid thermal process under ammonia gas atmosphere to form an anti-diffusion film. A copper thin film for a metal wire is deposited on the anti-diffusion layer. The copper thin film is filled within the contact hole with a good coverage. The refractory metal layer(13A) is deposited in thickness of less 200 angstrom using titanium(Ti), tantalum(Ta) or tungsten(W), etc.

Abstract translation: 目的：提供一种形成方法线的方法，以使铜薄膜用作金属线层。 构成：形成方法线的方法在其上形成形成半导体器件的各种成分的衬底（11）上形成层间电介质（12）。 进行等离子体分离清洁处理以去除杂质和氧化物。 难熔金属层（13A）沉积在形成在选定区域中的接触孔或通孔中。 难熔金属层（13A）通过氮气法在氨气气氛下使用快速热处理来形成抗扩散膜。 用于金属线的铜薄膜沉积在反扩散层上。 铜薄膜填充在接触孔内，覆盖率好。 难熔金属层（13A）使用钛（Ti），钽（Ta）或钨（W）等沉积厚度小于200埃。

公开(公告)号：KR100236984B1

公开(公告)日：2000-03-02

申请号：KR1019960069286

申请日：1996-12-20

Applicant: 한국전자통신연구원

Inventor： 김윤태 ,  전치훈 ,  백종태

IPC: H01L21/28

Abstract: 본 발명은 확산방지막의 방향성 확보에 의해 상부에 증착되는 금속배선의 배향성 개선으로 전자이주 특성을 개선하는 방법에 관한 것으로, 실리콘 기판위에 확산방지막 또는 seed layer를 열화학 증착 방법이나 스퍼터링, 또는 열변환 등의 방법으로 형성하는 경우, 기판에 직류정원 또는 RF(radio frequency) 바이어스를 인가하여 형성되는 확산방지막이 배향성을 갖도록 하거나 기 형성된 단원계, 이원계 또는 삼원계의 내화금속 및 내화금속 질화물의 플라즈마 처리에 의해 배향성을 확보하여 상부에 고배향의 배선금속이 증착되게 하는 방법이다. 본 발명에서 제시한 확산방지막의 배향성 개선에 의해 전자이주 특성이 우수한 금속배선 구조를 형성할 수 있다.

公开(公告)号：KR100243654B1

公开(公告)日：2000-02-01

申请号：KR1019960061702

申请日：1996-12-04

Applicant: 한국전자통신연구원

Inventor： 전치훈 ,  김윤태 ,  백종태

IPC: H01L21/22

Abstract: 종래의 구리 유기금속 화학증착시 증착률이 높은 고온에서는 결정립의 과도한 성장에 따른 박막간의 연결성이 불량해져 비저항이 커지는 반면, 낮은 증착온도에서는 조밀한 미세구조로 낮은 비저항의 박막형성이 가능하나 증착률이 느리고, 또한 기판에 따라 그 증착 특성이 달라 양호한 박막 특성, 높은 증착률 및 우수한 매립 특성을 동시에 달성하기 어려운 문제점이 있었다. 본 발명에서는 낮은 출력의 전자빔의 이용과 기판 바이어스의 인가에 의해 공정가스를 효율적으로 여기할 수 있어 기판종류와 무관하게 우수한 특성을 가진 구리박막을 저온에서 높은 증착률로 증착할 수 있고, 또한 증착시 기판상에 반응종들의 표면이동도를 증가시킬 수 있어 미세패턴 상의 단차피복성과 매립특성을 향상시키는 구리박막의 유기금속 화학증착을 구현하고자 한다.

公开(公告)号：KR1019990085203A

公开(公告)日：1999-12-06

申请号：KR1019980017431

申请日：1998-05-14

Applicant: 한국전자통신연구원

Inventor： 이영민 ,  이상복 ,  주철원 ,  박흥옥 ,  백종태 ,  김보우

IPC: H01L23/00

Abstract: 본 발명은 LGA(land grid array) 형태를 갖는 패키지(package)에서 표면실장을 가능하게 하는 도전성 패드가 박힌 테이프를 이용한 에리어 어레이 패키지(area array package) 제조방법에 관한 것이다.
종래의 LGA는 표면 실장형인 BGA(ball grid array) 패키지와 삽입형인 PGA(pin grid array) 패키지로 구분된다. BGA의 경우 랜드 패드(land pad)에 개 개의 솔더볼(solder ball)을 부착하는 방법을 사용하는데, 솔더볼 부착 공정 중에 솔더볼 탈락 혹은 인접 솔더볼과 단락되는 불량이 발생하기 쉽다. 특히 최근의 CSP(chip scale package)와 같은 미세 피치(fine pitch) BGA의 경우에는 작은 솔더볼을 부착해야 하므로 이러한 불량이 아주 높다. 본 발명에서는 플랙서블(flexible) 한 폴리머 테이프에 레이저 가공이나 사진전사 공법을 이용하여 일정하고 미세한 피치(pitch)를 갖는 비아 홀(via hall)를 형성하고 폴리머와 접착성이 좋은 점착 층를 얇게 증착한 후에 전기도금으로 비아 홀를 채워 양쪽에 반원형태의 도전성 패드를 만든다. 이렇게 만들어 진 MEMT(metal embedded matrix tape)를 LGA 패키지의 랜드 패드에 접착 시킨 후에 용융가열(reflow)하여 솔더 패드를 부착하는 방법으로서, 종래의 솔더 볼을 개별로 부착하는 방법과 비교하여 부착 방법을 매우 단순화할 수 있다.

公开(公告)号：KR100233237B1

公开(公告)日：1999-12-01

申请号：KR1019970046644

申请日：1997-09-10

Applicant: 한국전자통신연구원

Inventor： 최창억 ,  이종현 ,  이용일 ,  장원익 ,  백종태 ,  유형준

IPC: H01F27/00 ,  H01F27/28

CPC classification number: H01F5/003 ,  H01F17/0033

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술 분야
반도체 장치.
2. 발명이 해결하고자 하는 기술적 과제
일반적인 IC 공정으로, 3차원 코일 구조를 가지며 코일의 내부가 빈 인덕터 및 그 형성 방법을 제공하여, 평면 구조의 인덕터에 비하여 면적이 감소되고, 코일의 고주파 전류에 흐름에 의한 기생 캐패시턴스의 용량을 줄일 수 있도록 한다.
3. 발명의 해결 방법의 요지
절연막 상에 형성된 홈 내부에, 홈의 바닥 및 양측벽의 소정 부위를 덮으며, 그 양단이 상기 홈 양측의 절연막 표면에 걸쳐지고 이웃하는 패턴과 소정의 간격을 갖는 다수의 제1 전도막 패턴 및 상기 홈 양측의 절연막 표면에 걸쳐진 상기 제1 전도막 패턴의 양단과 연결되며 상기 다수의 제1 전도막 패턴을 이웃하는 제1 전도막 패턴과 연결하여 상기 제1 전도막 패턴과 함께 코일 구조를 이루는 다수의 제2 전도막 패턴으로 3차원 코일 구조 미세 인덕터를 형성한다.
4. 발명의 중요한 용도
반도체 장치 및 그 제조 방법에 이용됨

公开(公告)号：KR100228399B1

公开(公告)日：1999-11-01

申请号：KR1019960047753

申请日：1996-10-23

Applicant: 한국전자통신연구원

Inventor： 장원익 ,  강승열 ,  백종태

IPC: H01L21/20

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조 분야.
2. 발명이 해결하고자 하는 기술적 과제
저유전체 박막의 흡습성을 개선하는 동시에 공정시간의 단축을 도모하고자 함.
3. 발명의 해결 방법의 요지
플라즈마화된 반응가스로 저유전체 불소화실리콘산화막(SiOxFy, SiOF)을 증착한 다음, 동일 반응실에서 상기 불소화실리콘산화막 표면을 질소 플라즈마 분위기로 질화 처리한다.
4. 발명의 중요한 용도
반도체 장치의 배선층간절연막 형성.

公开(公告)号：KR1019990053233A

公开(公告)日：1999-07-15

申请号：KR1019970072834

申请日：1997-12-23

Applicant: 한국전자통신연구원

Inventor： 백종태 ,  조문호 ,  박형호 ,  현상훈

IPC: H01L21/316

Abstract: 재료 고유의 고다공 특성으로 인해 저유전 특성을 가지는 SiO
2 에어로겔(aerogel)은 다공 구조에서 기인한 많은 양의 유기물, 수산기물, 흡착 수분 등과 같은 내부 표면 화학종을 가지며, 재료 전체의 물성도 이러한 내부 화학종에 의존하게 된다. 이들 표면 화학종들은 유전 분극이 매우 큰 물질들로서 반도체 소자에서의 층간 저유전 박막으로 활용시 유전 특성이나 누설 전류 특성 및 소자의 내구성을 저하시키는 인자로 작용한다. 본 발명에서는 유도 결합형 플라즈마 (ICP; inductively coupled plasma)를 이용한 저온 O
2 플라즈마 처리 방법으로 SiO
2 에어로겔 박막의 표면 화학종을 감소시킴으로써, 종래의 진공하의 공정로에서 열처리하는 것에 비하여 소자 공정의 열적 안정성, 표면 화학종 감소의 효율성뿐만 아니라 저온 공정에 의한 경제적인 장점을 동시에 제공한다.

公开(公告)号：KR1019990051063A

公开(公告)日：1999-07-05

申请号：KR1019970070302

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이종현 ,  장원익 ,  최창억 ,  백종태 ,  김보우

IPC: H01L21/027

Abstract: 본 발명은 진공 밀봉이 요구되는 멤즈 소자의 형성시, 웨이퍼위에 형성된 모든 소자를 한꺼번에 진공 밀봉하고 또한 진공 성능을 높일 수 있는 진공 밀봉 방법을 사용하는 멤즈 소자의 제조 방법을 제공한다.
SOI 하부 실리콘(21)상에 절연 산화막(22)과 상부 실리콘(23)을 증착하고, 상부 실리콘 및 절연 산화막을 식각하여 트랜치(27)를 형성하는 것에 의해 가동 구조체(24)와 실리콘 전극(25)을 형성하여 멤즈소자의 영역을 정의하고, 실리콘 전극(25)상에 절연막(32)과 완충막(33)을 개재한 금속배선(34)을 형성한 후, 가동 구조체(24)의 영역을 제외한 전 표면상에 평탄화된 접착용 산화막(35)을 형성하고, 가동구조체(24)의 하부의 절연 산화막(22)과 실리콘 전극(25)측면의 트랜치 내부의 절연막(32)을 제거하여 멤즈소자 구조체을 정의한 후, 진공상태에서 유리기판(38)을 접착용 산화막(35)에 진공상태에서 접착하여 가동구조체(24) 및 실리콘 전극(25)이 진공상태에 있는 멤즈소자를 제조한다.

公开(公告)号：KR1019990027060A

公开(公告)日：1999-04-15

申请号：KR1019970049432

申请日：1997-09-27

Applicant: 한국전자통신연구원

Inventor： 이용일 ,  최창억 ,  이종현 ,  장원익 ,  백종태

IPC: H01L21/3065

Abstract: 1. 청구범위에 기재된 발명이 속하는 분야
반도체 장치의 미소 구조체 형성 방법.
2. 발명이 해결하고자 하는 기술적 과제
자이로 스코프 등의 산화막 식각시, 불화 수소의 분압을 높여 식각율을 향상시키고, 온도와 압력에 따른 물의 열 역학적 성질을 이용하여 시편 위에 물이 완전히 제거되는 방법을 제시하는 것을 제공하고, 결과적으로 개선된 마이크로 자이로 스코프와 같은 반도체 장치의 형성 방법을 제공하고자 함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
산화막을 구비하는 반도체 장치에 있어서, 메탄올가 상기 메탄올보다 상대적으로 많은 무수 불화 수소를 이용한 건식식각 방법으로 상기 산화막을 식각하되, 웨이퍼의 온도를 15-70℃로 유지하여 상기 산화막을 식각하여 이루어진다.
4. 발명이 중요한 용도.
반도체 장치 제조 공정에 이용됨.