公开(公告)号：DE112011102518B4

公开(公告)日：2018-09-06

申请号：DE112011102518

申请日：2011-09-14

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL ,  GAUTHIER ROBERT J ,  LEE TOM C ,  LI JUNJUN ,  MITRA SOUVICK ,  PUTNAM CHRISTOPHER S

IPC: H01L23/60 ,  H01L21/822 ,  H01L29/747

Abstract: Verfahren zur Herstellung eines Halbleitererzeugnisses, das aufweist:in einem ersten Abschnitt:Ausbilden von Grabenisolationsstrukturen mithilfe von Lithographie-, Ätz- und Abscheideprozessen in einer oberen Schicht eines Silicium-auf-Isolator-Substrats (SOI);zusammenhängend Ausbilden einer n-Wanne und einer p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden; undAusbilden einer n+-Zone und einer p+-Zone sowohl in der n-Wanne als auch in der p-Wanne mithilfe von Dotierstoffen und gleichzeitiges Blockieren von Abschnitten der n-Wanne und der p-Wanne mit Blöcken; undin einem zweiten Abschnitt angrenzend an den ersten Abschnitt:Ausbilden der Grabenisolationsstrukturen mithilfe derselben CMOS-Bearbeitungsschritte wie bei den Grabenisolationsstrukturen des ersten Abschnitts;Ausbilden der zusammenhängenden n-Wanne und p-Wanne in der oberen Schicht, die durch die Grabenisolationsstrukturen begrenzt werden, mithilfe derselben CMOS-Bearbeitungsschritte wie bei der n-Wanne und der p-Wanne in dem ersten Abschnitt; undAusbilden einer einzigen n+-Zone in der n-Wanne und einer einzigen p+-Zone in der p-Wanne mithilfe derselben CMOS-Bearbeitungsschritte wie bei den n+-Zonen und den p+-Zonen des ersten Abschnitts, wobei Abschnitte der n-Wanne und der p-Wanne die einzige n+-Zone und die einzige p+-Zone trennen.

公开(公告)号：DE112012003772B4

公开(公告)日：2017-02-23

申请号：DE112012003772

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L21/332 ,  H01L23/60 ,  H01L27/06 ,  H01L29/74

Abstract: Verfahren zum Bilden einer Integrierten Schaltungseinheit, die einen Latch-up-Thyristor (100) einschließt, wobei das Verfahren aufweist: Bilden (202) einer Maske (501; 901) auf einer Oberseite eines Substrats (108), wobei die Maske einen ersten Abschnitt des Substrats bedeckt und einen zweiten Abschnitt (502; 902) des Substrats freiliegend lässt, wobei der zweite Abschnitt in einem einer n-Wanne oder einer p-Wanne (401) auf dem Substrat liegt; Ätzen (203) des freiliegenden zweiten Abschnitts des Substrats, um einen geätzten Bereich (601; 1001) zu bilden; Bilden (204) eines verspannten Übergangs des Latch-up-Thyristors durch selektive epitaktische Abscheidung in dem geätzten Bereich; und Entfernen der Maske.

公开(公告)号：GB2505775B

公开(公告)日：2014-12-24

申请号：GB201314519

申请日：2012-01-20

Applicant: IBM

Inventor： ABOU-KHALIL MICHAEL J ,  GAUTHIER ROBERT J JR ,  LEE TOM C ,  LI JUNJUN ,  SOUVICK MITRA ,  PUTNAM CHRISTOPHER S

IPC: H01L29/66 ,  H01L27/02 ,  H01L29/74 ,  H01L29/861

公开(公告)号：GB2509468B

公开(公告)日：2014-09-10

申请号：GB201407431

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER JR ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L29/74

Abstract: A latchup silicon controlled rectifier (SCR) includes a p+ region and an n+ region located in a p-well of the latchup SCR; and a p+ region and an n+ region located in a n-well of the latchup SCR, wherein the latchup SCR further comprises one of embedded silicon germanium (eSiGe) in the p+ region in the n-well of the latchup SCR and silicon carbide (SiC) in the n+ region in the p-well of the latchup SCR.

公开(公告)号：GB2509468A

公开(公告)日：2014-07-02

申请号：GB201407431

申请日：2012-08-14

Applicant: IBM

Inventor： CAMPI JOHN B ,  GAUTHIER JR ROBERT J ,  LI JUNJUN ,  MISHRA RAHUL

IPC: H01L29/74

Abstract: A method 200 of forming an IC device including a latchup silicon controlled rectifier (SCR) includes forming a mask on a top surface of a substrate 202, wherein the mask covers a first portion of the substrate and exposes a second portion of the substrate that is located in one of an n-well and a p-well on the substrate; etching the exposed second portion of the substrate to form an etched area 203; forming a stress engineered junction of the latchup SCR by selective epitaxial deposition in the etched area 204; and removing the mask 205.

公开(公告)号：DE112010002791B4

公开(公告)日：2014-03-20

申请号：DE112010002791

申请日：2010-06-17

Applicant: IBM

Inventor： ABOU-KHALIL MICHEL J ,  LEE TOM C ,  LI JUNJUN ,  GAUTHIER ROBERT J JR ,  PUTNAM CHRISTOPHER S ,  MITRA SOUVICK

IPC: H01L23/525 ,  H01L21/768 ,  H01L27/02 ,  H01L27/112

Abstract: Schaltkreisstruktur (100), die Folgendes umfasst: eine Sicherung (150) mit einer ersten Leiterschicht (110), mit einer zweiten Leiterschicht (120) auf der ersten Leiterschicht (110) und mit einer dritten Leiterschicht (130) oberhalb der zweiten Leiterschicht (120), wobei die erste Leiterschicht (110) und die dritte Leiterschicht (130) jeweils einen höheren Atomdiffusionswiderstand als die zweite Leiterschicht (120) aufweisen; eine Spannungsquelle (170); und elektrische Verbindungen (161–164) zwischen der Spannungsquelle (170) und der ersten Leiterschicht (110), zwischen der Spannungsquelle (170) und entgegengesetzten Enden (121, 122) der zweiten Leiterschicht (120) und zwischen der Spannungsquelle (170) und der dritten Leiterschicht (130), wobei die Spannungsquelle (170) selektiv gesteuert werden kann, damit -eine Polarität der Spannung an ausgewählten elektrischen Verbindungen (161–164) geändert werden kann, wodurch ein bidirektionaler Elektronenfluss (220, 320, 420, 520) innerhalb der zweiten Leiterschicht (120) und dadurch eine zerstörungsfreie Bildung von entweder Leitungsunterbrechungen (201, 403, 501, 503) oder Kurzschlüssen innerhalb der zweiten Leiterschicht (120) an den Grenzflächen (125, 126) zur ersten Leiterschicht (110) und zur dritten Leiterschicht (130) selektiv gesteuert wird, wodurch reversibel aufgrund diffundierender Atome von den Grenzflächen (125, 126) weg aus den Kurzschlüssen die Leitungsunterbrechungen (201, 403, 501, 503) entstehen.