公开(公告)号：GB2524414A

公开(公告)日：2015-09-23

申请号：GB201511020

申请日：2013-12-06

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/66 ,  H01L29/78

Abstract: A FinFET structure is formed by forming a hardmask layer on a substrate including a silicon-containing layer on an insulating layer. The hardmask layer includes first, second and third layers on the silicon-containing layer. An array of fins is formed from the hardmask layer and the silicon-containing layer. A gate is formed covering a portion but not all of a length of each of the array of fins. The portion covers each of the fins in the array. The gate defines source/drain regions on either side of the gate. A spacer is formed on each side of the gate, the forming of the spacer performed to remove the third layer from portions of the fins in the source/drain regions. The second layer of the hardmask layer is removed from the portions of the fins in the source/drain regions, and the fins in the source/drain regions are merged.

公开(公告)号：GB2512240A

公开(公告)日：2014-09-24

申请号：GB201411669

申请日：2012-11-01

Applicant: IBM

Inventor： BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/66 ,  H01L27/088

Abstract: FinFETS and methods for making FinFETs with a recessed stress liner. A method includes providing an SOI substrate with fins, forming a gate over the fins, forming an off-set spacer on the gate, epitaxially growing a film to merge the fins, depositing a dummy spacer around the gate, and recessing the merged epi film. Silicide is then formed on the recessed merged epi film followed by deposition of a stress liner film over the FinFET. By using a recessed merged epi process, a MOSFET with a vertical silicide (i.e. perpendicular to the substrate) can be formed. The perpendicular silicide improves spreading resistance.

公开(公告)号：DE112012004934T5

公开(公告)日：2014-09-11

申请号：DE112012004934

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  LEOBANDUNG EFFENDI ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  BU HUIMING ,  HAENSCH WILFRIED ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L27/12 ,  H01L21/336 ,  H01L29/78

Abstract: Es wird ein Verfahren zur Fertigung einer FinFET-Einheit bereitgestellt. Über einer BOX-Schicht werden Rippenstrukturen gebildet. Die Rippenstrukturen weisen eine Halbleiterschicht auf und verlaufen in eine erste Richtung. Auf der BOX-Schicht wird über den Rippenstrukturen ein Gate-Stapel gebildet, der in eine zweite Richtung verläuft. Der Gate-Stapel weist eine High-k-Dielektrikumsschicht und ein Metall-Gate auf. Auf Seitenwänden des Gate-Stapels werden Gate-Abstandshalter gebildet, und eine Epi-Schicht wird abgeschieden, um die Rippenstrukturen miteinander zu verschmelzen. Ionen werden implantiert, um Source- und Drain-Gebiete zu bilden, und auf Seitenwänden der Gate-Abstandshalter werden Dummy-Abstandshalter gebildet. Die Dummy-Abstandshalter werden als Maske zur Vertiefung oder vollständigen Entfernung eines freiliegenden Abschnitts der Epi-Schicht verwendet. Durch Silicidierung werden Silicid-Gebiete gebildet, die an die Source- und Drain-Gebiete angrenzen und jeweils einen vertikalen Abschnitt aufweisen, der auf der vertikalen Seitenwand des Source- oder Drain-Gebiets liegt.

公开(公告)号：DE112012004932T5

公开(公告)日：2014-09-11

申请号：DE112012004932

申请日：2012-11-01

Applicant: IBM

Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

IPC: H01L27/088

Abstract: FinFETs und Verfahren zur Herstellung von FinFETs mit einer vertieften Verspannungsschicht. Ein Verfahren schließt das Bereitstellen eines SOI-Substrats mit Rippen, das Bilden eines Gates über den Rippen, das Bilden eines Versatz-Abstandshalters auf dem Gate, das epitaktische Züchten einer Dünnschicht zum Verschmelzen der Rippen, das Abscheiden eines Dummy-Abstandshalters um das Gate herum und das Vertiefen der verschmolzenen epitaktischen Dünnschicht ein. Auf der vertieften verschmolzenen epitaktischen Dünnschicht wird dann ein Silicid gebildet, gefolgt von der Abscheidung einer Verspannungsdünnschicht über dem FinFET. Durch Verwenden eines Prozesses mit vertiefter und verschmolzener Epitaxieschicht kann ein MOSFET mit einem vertikalen Silicid (d. h., senkrecht zum Substrat) gebildet werden. Das senkrechte Silicid verbessert den Ausbreitungswiderstand.

公开(公告)号：GB2511445A

公开(公告)日：2014-09-03

申请号：GB201408705

申请日：2012-12-24

Applicant: IBM

Inventor： BRYANT ANDRES ,  BASKER VEERARAGHAVAN S ,  BU HUIMING ,  LEOBANDUNG EFFENDI ,  HAENSCH WILFRIED ,  LIN CHUNG-HSUN ,  STANDAERT THEORDORUS E ,  YAMASHITA TENKO ,  YEH CHUN-CHEN

IPC: H01L29/417 ,  H01L29/66

Abstract: A method is provided for fabricating a finFET device. Fin structures are formed over a BOX layer. The fin structures include a semiconductor layer and extend in a first direction. A gate stack is formed on the BOX layer over the fin structures and extending in a second direction. The gate stack includes a high-K dielectric layer and a metal gate. Gate spacers are formed on sidewalls of the gate stack, and an epi layer is deposited to merge the fin structures. Ions are implanted to form source and drain regions, and dummy spacers are formed on sidewalls of the gate spacers. The dummy spacers are used as a mask to recess or completely remove an exposed portion of the epi layer. Silicidation forms silicide regions that abut the source and drain regions and each include a vertical portion located on the vertical sidewall of the source or drain region.

公开(公告)号：DE102012221824B4

公开(公告)日：2014-05-28

申请号：DE102012221824

申请日：2012-11-29

Applicant: IBM

Inventor： CAI MING ,  GUO DECHAO ,  KULKARNI PRANITA ,  YEH CHUN-CHEN

IPC: H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/78

Abstract: Verfahren zum Bilden einer Multi-Gate-Transistoreinheit, aufweisend: Bilden einer Finne (302; 606) auf einer Oberfläche eines Substrats (100); Bilden eines Schallow Trench Isolation Dielektrikums (602), das die Oberfläche des Substrats und untere Teile von Seitenwänden der Finne bedeckt, wobei die unteren Teile der Seitenwände an die Oberfläche des Substrats angrenzend sind; nach dem Bilden des Schallow Trench Isolation Dielektrikums Implantieren von Dotierstoffen (606), um einen Dotierstoffübergang zu erzeugen, der die Finne von dem Substrat isoliert; nach dem Implantieren der Dotierstoffen Bilden einer Gate-Struktur (702), die auf mehreren Flächen der Finne, die frei von dem Schallow Trench Isolation Dielektrikum sind, und auf einer freien Oberfläche des Schallow Trench Isolation Dielektrikums angeordnet ist, um eine Kanalzone (802) unterhalb der Gate-Struktur zu bilden; Entfernen zumindest wirres Abschnitts jeder von beiden Erweiterungen der Finne, um einen ersten und einen zweiten zurückgenommenen Abschnitt (1006), eine erste und eine zweite Seitenfläche der Kanalzone zu bilden, wobei der erste und der zweite zurückgenommene Abschnitt sich unterhalb der Gate-Struktur befinden, sich unterhalb der Kanalzone der Finne befinden, wobei der erste zurückgenommene Abschnitt eine erste abgewinkelte Einkerbung aufweist, wobei der zweite zurückgenommene Abschnitt eine zweite abgewinkelte Einkerbung aufweist, wobei sich die erste abgewinkelte Einkerbungen gegenüber der zweiten abgewinkelten Einkerbung befindet, wobei sich die ersten Seitenfläche der Kanalzone gegenüber der zweiten Seitenfläche der Kanalzone befindet, wobei die erste und die zweite Seitenfläche der Kanalzone an die Gate-Struktur angrenzend sind, wobei sich die erste Seitenfläche der Kanalzone oberhalb der ersten abgewinkelten Einkerbung befindet, wobei sich die zweite Seitenfläche der Kanalzone oberhalb der zweiten abgewinkelten Einkerbung befindet, wobei die erste und die zweiten Seitenfläche senkrecht zu der Kanalzone ist; und ...

公开(公告)号：GB2504160A

公开(公告)日：2014-01-22

申请号：GB201221564

申请日：2012-11-30

Applicant: IBM

Inventor： CAI MING ,  YEH CHUN-CHEN ,  GUO DECHAO ,  KERBER PRANITA

IPC: H01L29/78

Abstract: Multigate transistor (MuGFET) devices comprising, a fin and a gate structure 704, that is disposed on a top and side surfaces of the fin, are formed and a portion of a lower portion of the fin is removed to form recesses below the gate structure, and below a channel region 802 of the fin. The recesses define angled indentations below the channel region in which SiGe source/drain extension regions 1202 are epitaxially regrown. The source/drain extensions apply a stress on the channel region to enhance charge carrier mobility in the channel region.