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    FORMING OF LOCAL AND GLOBAL WIRING FOR SEMICONDUCTOR PRODUCT
    3.
    发明公开
    FORMING OF LOCAL AND GLOBAL WIRING FOR SEMICONDUCTOR PRODUCT 有权
    创建良好的半导体产品的当地和全局布线

    公开(公告)号：EP1883957A4

    公开(公告)日：2008-09-17

    申请号：EP06760152

    申请日：2006-05-19

    Applicant: IBM

    Inventor： GRECO STEPHEN E ,  STANDAERT THEODORUS E

    IPC: H01L21/768 ,  H01L23/528

    CPC classification number: H01L21/76816 ,  H01L21/76807 ,  H01L21/76838 ,  H01L23/5283 ,  H01L2924/0002 ,  H01L2924/00

    Abstract: Methods of forming different back-end-of-line (BEOL) wiring for different circuits on the same semiconductor product, i.e., wafer or chip, are disclosed, hi one embodiment, the method includes simultaneously generating BEOL wiring over a first circuit (102) using a dual damascene structure (124) in a first dielectric layer (110), and BEOL wiring over a second circuit (104) using a single damascene via structure (126) in the first dielectric layer (110). Then, simultaneously generating BEOL wiring over the first circuit (102) using a dual damascene structure (220) in a second dielectric layer (150), and BEOL wiring over the second circuit (104) using a single damascene line wire structure (160) in the second dielectric layer (150). The single damascene via structure has a width approximately twice that of a via portion of the dual damascene structures and the single damascene line wire structure has a width approximately twice that of a line wire portion of the dual damascene structures. A semiconductor product having different width BEOL wiring for different circuits is also disclosed.

    METHOD AND STRUCTURE FOR LOW RESISTIVE SOURCE AND DRAIN REGIONS IN A REPLACEMENT METAL GATE PROCESS FLOW
    5.
    发明申请
    METHOD AND STRUCTURE FOR LOW RESISTIVE SOURCE AND DRAIN REGIONS IN A REPLACEMENT METAL GATE PROCESS FLOW 审中-公开
    替代金属浇口工艺流程中低电阻源和漏区的方法和结构

    公开(公告)号：WO2013002902A3

    公开(公告)日：2013-04-25

    申请号：PCT/US2012037919

    申请日：2012-05-15

    Applicant: IBM ,  HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

    Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

    IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

    CPC classification number: H01L21/84 ,  H01L21/22 ,  H01L21/823807 ,  H01L21/823814 ,  H01L21/823828 ,  H01L21/823878 ,  H01L27/1203 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66545

    Abstract: In one embodiment a method is provided that includes providing a structure including a semiconductor substrate (12) having at least one device region (14) located therein, and a doped semiconductor layer located on an upper surface of the semiconductor substrate in the at least one device region. After providing the structure, a sacrificial gate region (28) having a spacer (34) located on sidewalls thereof is formed on an upper surface of the doped semiconductor layer. A planarizing dielectric material (36) is then formed and the sacrificial gate region (28) is removed to form an opening (38) that exposes a portion of the doped semiconductor layer. The opening is extended to an upper surface of the semiconductor substrate (20) and then an anneal is performed that causes outdiffusion of dopant from remaining portions of the doped semiconductor layer forming a source region (40) and a drain region (42) in portions of the semiconductor substrate that are located beneath the remaining portions of the doped semiconductor layer. A high k gate dielectric (46) and a metal gate (48) are then formed into the extended opening.

    Abstract translation: 在一个实施例中，提供了一种方法，其包括提供包括具有位于其中的至少一个器件区域（14）的半导体衬底（12）的结构，以及位于所述至少一个中的所述半导体衬底的上表面上的掺杂半导体层 设备区域。 在提供结构之后，在掺杂半导体层的上表面上形成具有位于其侧壁上的间隔物（34）的牺牲栅极区域（28）。 然后形成平坦化电介质材料（36），去除牺牲栅极区域（28）以形成露出掺杂半导体层的一部分的开口（38）。 开口延伸到半导体衬底（20）的上表面，然后执行退火，其导致部分地形成源区（40）和漏区（42）的掺杂半导体层的剩余部分的扩散扩散 位于掺杂半导体层的剩余部分下方的半导体衬底。 然后，将高k栅极电介质（46）和金属栅极（48）形成为延伸的开口。

    7.
    发明专利
    未知

    公开(公告)号：DE602006013303D1

    公开(公告)日：2010-05-12

    申请号：DE602006013303

    申请日：2006-05-19

    Applicant: IBM

    Inventor： GRECO STEPHEN E ,  STANDAERT THEODORUS E

    IPC: H01L21/4763 ,  H01L23/528

    Abstract: Methods of forming different back-end-of-line (BEOL) wiring for different circuits on the same semiconductor product, i.e., wafer or chip, are disclosed. In one embodiment, the method includes simultaneously generating BEOL wiring over a first circuit using a dual damascene structure in a first dielectric layer, and BEOL wiring over a second circuit using a single damascene via structure in the first dielectric layer. Then, simultaneously generating BEOL wiring over the first circuit using a dual damascene structure in a second dielectric layer, and BEOL wiring over the second circuit using a single damascene line wire structure in the second dielectric layer. The single damascene via structure has a width approximately twice that of a via portion of the dual damascene structures and the single damascene line wire structure has a width approximately twice that of a line wire portion of the dual damascene structures. A semiconductor product having different width BEOL wiring for different circuits is also disclosed.

    SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
    8.
    发明专利
    SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung 未知

    公开(公告)号：DE112012004932T5

    公开(公告)日：2014-09-11

    申请号：DE112012004932

    申请日：2012-11-01

    Applicant: IBM

    Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

    IPC: H01L27/088

    Abstract: FinFETs und Verfahren zur Herstellung von FinFETs mit einer vertieften Verspannungsschicht. Ein Verfahren schließt das Bereitstellen eines SOI-Substrats mit Rippen, das Bilden eines Gates über den Rippen, das Bilden eines Versatz-Abstandshalters auf dem Gate, das epitaktische Züchten einer Dünnschicht zum Verschmelzen der Rippen, das Abscheiden eines Dummy-Abstandshalters um das Gate herum und das Vertiefen der verschmolzenen epitaktischen Dünnschicht ein. Auf der vertieften verschmolzenen epitaktischen Dünnschicht wird dann ein Silicid gebildet, gefolgt von der Abscheidung einer Verspannungsdünnschicht über dem FinFET. Durch Verwenden eines Prozesses mit vertiefter und verschmolzener Epitaxieschicht kann ein MOSFET mit einem vertikalen Silicid (d. h., senkrecht zum Substrat) gebildet werden. Das senkrechte Silicid verbessert den Ausbreitungswiderstand.

    Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate
    9.
    发明专利
    Verfahren und Struktur für niederohmige Source- und Drain-Bereiche in einem Prozessablauf mit Ersatz-Metall-Gate 未知

    公开(公告)号：DE112012002700T5

    公开(公告)日：2014-03-20

    申请号：DE112012002700

    申请日：2012-05-15

    Applicant: IBM

    Inventor： HARAN BALASUBRAMANIAN ,  CHENG KANGGUO ,  PONOTH SHOM ,  STANDAERT THEODORUS E ,  YAMASHITA TENKO

    IPC: H01L21/336 ,  H01L21/8238 ,  H01L29/78

    Abstract: In einer Ausführungsform wird ein Verfahren bereitgestellt, das ein Bereitstellen einer Struktur beinhaltet, die ein Halbleitersubstrat (12) mit wenigstens einem darin befindlichen Bereich (14) einer Einheit sowie eine dotierte Halbleiterschicht beinhaltet, die sich auf einer Oberseite des Halbleitersubstrats in dem wenigstens einen Bereich der Einheit befindet. Nach dem Bereitstellen der Struktur wird ein Opfer-Gate-Bereich (28) mit einem auf Seitenwänden desselben befindlichen Abstandshalter (34) auf einer Oberseite der dotierten Halbleiterschicht gebildet. Anschließend wird ein planarisierendes dielektrisches Material (36) gebildet, und der Opfer-Gate-Bereich (28) wird entfernt, um eine Öffnung (38) zu bilden, die einen Anteil der dotierten Halbleiterschicht freilegt. Die Öffnung wird bis zu einer Oberseite des Halbleitersubstrats (20) erweitert, und anschließend wird ein Tempervorgang durchgeführt, der eine Ausdiffusion von Dotierstoffen aus verbleibenden Anteilen der dotierten Halbleiterschicht bewirkt, wobei ein Source-Bereich (40) und ein Drain-Bereich (42) in Anteilen des Halbleitersubstrats gebildet werden, die sich unter den verbleibenden Anteilen der dotierten Halbleiterschicht befinden. Dann werden ein Gate-Dielektrikum (46) mit einem hohen k und ein Metall-Gate (48) in die erweiterte Öffnung hinein gebildet.

    Verfahren zur Herstellung eines SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung
    10.
    发明专利
    Verfahren zur Herstellung eines SOI-FinFET mit vertieften verschmolzenen Rippen und Schicht zur verbesserten Spannungskopplung 未知

    公开(公告)号：DE112012004932B4

    公开(公告)日：2015-12-03

    申请号：DE112012004932

    申请日：2012-11-01

    Applicant: IBM

    Inventor： BU HUIMING ,  LEOBANDUNG EFFENDI ,  STANDAERT THEODORUS E ,  YEH CHUN-CHEN ,  BASKER VEERARAGHAVAN S ,  YAMASHITA TENKO

    IPC: H01L21/336 ,  H01L21/8234 ,  H01L21/84 ,  H01L27/088

    Abstract: Verfahren zur Herstellung eines MOSFET, aufweisend: Bereitstellen eines Substrats mit einer Vielzahl von Rippen; Bilden eines Gate-Stapels über dem Substrat, wobei der Gate-Stapel mindestens eine Seitenwand hat; Bilden eines Versatz-Abstandshalters benachbart zu der Seitenwand des Gate-Stapels; Züchten einer epitaktischen Dünnschicht, welche die Rippen verbindet, um eine epi-merge Schicht zu bilden; Bilden eines Dummy-Abstandshalters benachbart zu mindestens einem Teil des Versatz-Abstandshalters; Entfernen eines Teils der epi-merge Schicht, um eine epi-merge Seitenwand und ein epi-merge Abstandshalter-Gebiet zu bilden, wobei die epi-merge Seitenwand dadurch gebildet wird, dass der unter dem Dummy-Abstandshalter liegende Teil der epi-merge Schicht vor dem Entfernen der epi-merge Schicht durch Ätzen geschützt ist und wobei das epi-merge Abstandshalter-Gebiet der Teil der epi-merge Schicht ist, der nicht geätzt wurde, da er durch den Dummy-Abstandshalter geschützt ist; Bilden eines Silicids mit der epi-merge Seitenwand, um ein Seitenwand-Silicid zu bilden; und Abscheiden einer Verspannungsschicht über dem Substrat.

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