公开(公告)号：DE102014106909B4

公开(公告)日：2019-08-14

申请号：DE102014106909

申请日：2014-05-16

Applicant: INFINEON TECHNOLOGIES AG

Inventor： KÜNEMUND THOMAS ,  DIRSCHERL GERD ,  FENZL GUNTHER ,  HATSCH JOEL ,  SEFZIK NIKOLAI

IPC: G11C7/12

Abstract: Verfahren zum Zugreifen auf einen Speicher aufweisend:Durchführen eines ersten, eine Wortleitung aktivierenden Zugriffs, bei dem ein erstes Teilfeld von mit der Wortleitung gekoppelten Speicherzellen ausgewählt wird, undLaden, für jede mit der Wortleitung gekoppelte Speicherzelle, eine mit der Speicherzelle gekoppelte Bitleitung auf einen in der Speicherzelle gespeicherten oder zu speichernden Wert;Halten des Zustands der Bitleitung bis zu einem zweiten Zugriff, der auf den ersten Zugriff folgt und bei dem ein zweites Teilfeld von mit derselben Wortleitung gekoppelten Speicherzellen ausgewählt wird; undAusgeben des gehaltenen Zustands für jede Speicherzelle des zweiten Teilfeldes, falls der zweite Zugriff ein Lesezugriff ist.

公开(公告)号：DE102017124313A1

公开(公告)日：2019-04-18

申请号：DE102017124313

申请日：2017-10-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  MEYER BERND ,  OTTERSTEDT JAN ,  SONNEKALB STEFFEN

IPC: G11C7/24

Abstract: Gemäß einer Ausführungsform wird eine Speicheranordnung beschrieben, die ein Speicherzellenfeld mit Spalten und Zeilen von beschreibbaren Speicherzellen, eine Speichersteuereinrichtung, die eingerichtet ist, einen Zugriff auf eine erste Gruppe von Speicherzellen einer Zeile von Speicherzellen zu veranlassen und zusammen mit dem Zugriff auf die erste Gruppe von Speicherzellen einen Lesezugriff auf eine zweite Gruppe von Speicherzellen der Zeile von Speicherzellen zu veranlassen und eine Verifizierungsschaltung aufweist, die eingerichtet ist, zu überprüfen, ob der Zugriff auf die erste Gruppe von Speicherzellen auf die korrekte Zeile von Speicherzellen durchgeführt wurde, basierend darauf, ob bei dem Lesezugriff auf die zweiten Gruppe von Speicherzellen gelesenen Werte mit zuvor von der zweiten Gruppe von Speicherzellen gespeicherten Werten übereinstimmen.

公开(公告)号：DE10211957B4

公开(公告)日：2007-03-08

申请号：DE10211957

申请日：2002-03-18

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KAMP WINFRIED ,  SOELDNER HEINZ ,  KUENEMUND THOMAS ,  SEDLAK HOLGER

IPC: G11C15/04

公开(公告)号：DE10347077A1

公开(公告)日：2005-05-12

申请号：DE10347077

申请日：2003-10-10

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KAMP WINFRIED

IPC: G06F7/50 ,  G06F7/60 ,  H03K19/21 ,  H03K19/23

Abstract: Multi-bit bit adder for adding at least four bits of the same value, has a first number of inputs for receipt of the bits to be added and a number of outputs. The bits to be added are pre-sorted at the inputs, while the adder adds the pre-sorted bits taking into account the pre-sorting. The invention also relates to an adding arrangement for adding at least four equal bits and a corresponding method.

公开(公告)号：DE10305849B3

公开(公告)日：2004-07-15

申请号：DE10305849

申请日：2003-02-12

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KAMP WINFRIED ,  KOEPPE SIEGMAR ,  BERNHARDT MARC

IPC: G06F7/50 ,  G06F7/509 ,  G06F7/53 ,  G06F7/60 ,  H04B20060101

Abstract: The carry-ripple adder (10) has 3 inputs (I0,I1,I2) for reception of 3 input bits of similar value, 2 further carry inputs (CI1,CI2) for reception of carry bits of similar value, an output (S) for delivery of a calculated sum bit and 2 ouputs (CO1,CO2 for delivery of carry bits with a higher value than the calculated sum bit. A pre-charge input may be provided for controlling an integrated pre-charge logic stage.

公开(公告)号：DE10130484A1

公开(公告)日：2002-09-19

申请号：DE10130484

申请日：2001-06-25

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KUENEMUND RONALD ,  KAMP WINFRIED ,  LACKERSCHMID EVA ,  SOELDNER HEINZ ,  KOEPPE SIEGMAR

IPC: G06F7/50 ,  G06F7/509 ,  G06F7/60

Abstract: A carry-save adder for adding up bits having the same significance, comprising seven inputs (i0, i1, ..., i6) receiving seven bits having respectively the same significance w for the addition thereof. w. The adder has an output (s) for a sum bit of significance w, in addition to two outputs (c1, c2) for two transfer bits of significance 2w and 4w.

公开(公告)号：DE10025583A1

公开(公告)日：2001-12-06

申请号：DE10025583

申请日：2000-05-24

Applicant: INFINEON TECHNOLOGIES AG

Inventor： HATSCH JOEL ,  KAMP WINFRIED ,  KUENEMUND RONALD ,  LACKERSCHMID EVA ,  SOELDNER HEINZ

IPC: G06F17/50 ,  H01L27/02 ,  H01L27/118 ,  H01L21/82

Abstract: The optimisation method has a cell-based network list provided for use in calculating the integrated circuit layout, with extraction of a primary network list from the layout and optimisation of the component dimensions of at least some of the components of the integrated circuit using defined optimisation parameters. A secondary network list is generated using the results of the component optimisation, with subsequent automatic modification of the cell layout. Also included are Independent claims for the following: (a) a device for design of semiconductors; (b) a program object for a cell in a cell library for design of integrated circuits