公开(公告)号：EP3123518A4

公开(公告)日：2017-11-22

申请号：EP14887192

申请日：2014-03-27

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KENNEL HAROLD W ,  GLASS GLENN A ,  MURTHY ANAND S ,  RACHMADY WILLY ,  GHANI TAHIR

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L29/785 ,  H01L27/0924 ,  H01L29/045 ,  H01L29/0649 ,  H01L29/1054 ,  H01L29/161 ,  H01L29/165 ,  H01L29/66545 ,  H01L29/66818

Abstract: Techniques are disclosed for incorporating high mobility strained channels into fin-based NMOS transistors (e.g., FinFETs such as double-gate, trigate, etc), wherein a stress material is cladded onto the channel area of the fin. In one example embodiment, a germanium or silicon germanium film is cladded onto silicon fins in order to provide a desired tensile strain in the core of the fin, although other fin and cladding materials can be used. The techniques are compatible with typical process flows, and cladding deposition can occur at a plurality of locations within typical process flow. In various embodiments, fins may be formed with a minimum width (or later thinned) so as to improve transistor performance. In some embodiments, a thinned fin also increases tensile strain across the core of a cladded fin. In some cases, strain in the core may be further enhanced by adding an embedded silicon epitaxial source and drain.

公开(公告)号：EP2647038A4

公开(公告)日：2015-01-07

申请号：EP11844167

申请日：2011-11-23

Applicant: INTEL CORP

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

IPC: H01L21/336 ,  B82Y10/00 ,  H01L29/06 ,  H01L29/417 ,  H01L29/423 ,  H01L29/66 ,  H01L29/775 ,  H01L29/78 ,  H01L29/786

CPC classification number: H01L29/0673 ,  B82Y10/00 ,  H01L21/76224 ,  H01L27/0922 ,  H01L27/1203 ,  H01L29/0676 ,  H01L29/1033 ,  H01L29/16 ,  H01L29/165 ,  H01L29/41733 ,  H01L29/42392 ,  H01L29/66439 ,  H01L29/66742 ,  H01L29/66795 ,  H01L29/775 ,  H01L29/7848 ,  H01L29/785 ,  H01L29/78618 ,  H01L29/78654 ,  H01L29/78684 ,  H01L29/78696

公开(公告)号：DE112017008124T5

公开(公告)日：2020-08-20

申请号：DE112017008124

申请日：2017-09-29

Applicant: INTEL CORP

Inventor： MEHANDRU RISHABH ,  CEA STEPHEN M ,  GHANI TAHIR ,  MURTHY ANAND S

IPC: H01L29/78 ,  H01L29/66

Abstract: Techniken und Mechanismen zum Aufzwingen von Spannung auf einen Transistor, der eine Kanalregion und jeweils eine Source- oder Drain-Region in einer Finnenstruktur umfasst. Bei einem Ausführungsbeispiel erstreckt sich eine Gate-Struktur des Transistors über die Finnenstruktur, wobei ein erster Abstandhalter-Abschnitt an einer Seitenwand der Gate-Struktur ist und ein zweiter Abstandhalter-Abschnitt an den ersten Abstandhalter-Abschnitt angrenzt. Eines oder beide von zwei Merkmalen sind an oder unter jeweiligen unteren Rändern der Abstandhalter-Abschnitte vorhanden. Eines der Merkmale umfasst eine Diskontinuitätslinie auf der Finnenstruktur. Das andere Merkmal umfasst eine Konzentration eines Dotierstoffs in dem zweiten Abstandhalter-Abschnitt, die größer ist als eine Konzentration des Dotierstoffs in der Source- oder Drain-Region. Bei einem anderen Ausführungsbeispiel ist die Finnenstruktur auf einer Pufferschicht angeordnet, wobei eine Spannung auf die Kanalregion zumindest teilweise mit der Pufferschicht aufgezwungen wird.

公开(公告)号：SG10201910741XA

公开(公告)日：2020-01-30

申请号：SG10201910741X

申请日：2011-11-23

Applicant: INTEL CORP

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

Abstract: Methods of forming nanowire devices are described. Embodiments of those methods include forming a nanowire device comprising a substrate (100) comprising source/drain structures (110) adjacent to spacers (106), and nanowire channel structures (102, 104) disposed between the spacers, wherein the nanowire channel structures are made of different materials (eg. Si and SiGe) alternating vertically and stacked above each other. In order to arrive at GAA devices, either the Si nanowires (104) are removed (Fig. 1i) or the SiGe nanowires (102) are removed (Fig. 1j). The resulting channels may have a strained channel (Fig. 1n).

公开(公告)号：DE112011105979T5

公开(公告)日：2014-09-04

申请号：DE112011105979

申请日：2011-12-20

Applicant: INTEL CORP

Inventor： GHANI TAHIR ,  KAVALIEROS JACK T ,  KEYS PATRICK H ,  KIM SEYIYON ,  KUHN KELIN J ,  LILAK AARON D ,  RIOS RAFAEL ,  SAHNI MAYANK ,  CAPPELLANI ANNALISA ,  CEA STEPHEN M ,  GOMEZ HARRY

IPC: H01L29/41 ,  H01L21/336 ,  H01L29/78

Abstract: Halbleiterbauelement mit isolierten Gehäuseteilen werden beschrieben. Zum Beispiel umfasst bei einer Ausführungsform eine Halbleiterstruktur ein Halbleitergehäuse, das über einem Halbleitersubstrat angeordnet ist. Das Halbleitergehäuse umfasst ein Kanal-Gebiet und ein Paar aus Source- und Drain-Gebieten auf beiden Seiten des Kanal-Gebiets. Ein Isolierständer ist zwischen dem Halbleitergehäuse und dem Halbleitersubtrat angeordnet. Ein Gateelektrodenstapel umschließt zumindest teilweise einen Teil des Kanal-Gebiets des Halbleitergehäuses.

公开(公告)号：SG190373A1

公开(公告)日：2013-06-28

申请号：SG2013039557

申请日：2011-11-23

Applicant: INTEL CORP

Inventor： KUHN KELIN J ,  KIM SEIYON ,  RIOS RAFAEL ,  CEA STEPHEN M ,  GILES MARTIN D ,  CAPPELLANI ANNALISA ,  RAKSHIT TITASH ,  CHANG PETER ,  RACHMADY WILLY

Abstract: Methods of forming microelectronic structures are described. Embodiments of those methods include forming a nanowire device comprising a substrate comprising source/drain structures adjacent to spacers, and nanowire channel structures disposed between the spacers, wherein the nanowire channel structures are vertically stacked above each other.

公开(公告)号：EP3084834A4

公开(公告)日：2017-08-02

申请号：EP13899827

申请日：2013-12-16

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KENNEL HAROLD W ,  KUHN KELIN J ,  GHANI TAHIR

IPC: H01L27/092 ,  H01L21/336 ,  H01L21/8238 ,  H01L29/10 ,  H01L29/78

CPC classification number: H01L27/0924 ,  H01L21/823807 ,  H01L21/823821 ,  H01L29/045 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/785

Abstract: Techniques and methods related to dual strained cladding layers for semiconductor devices, and systems incorporating such semiconductor devices.

Abstract translation: 涉及用于半导体器件的双应变覆层的技术和方法，以及包含这种半导体器件的系统。

公开(公告)号：EP3050091A4

公开(公告)日：2017-05-10

申请号：EP13894881

申请日：2013-09-27

Applicant: INTEL CORP

Inventor： PILLARISETTY RAVI ,  DASGUPTA SANSAPTAK ,  GOEL NITI ,  LE VAN H ,  RADOSAVLJEVIC MARKO ,  DEWEY GILBERT ,  MUKHERJEE NILOY ,  METZ MATTHEW V ,  RACHMADY WILLY ,  KAVALIEROS JACK T ,  CHU-KUNG BENJAMIN ,  KENNEL HAROLD W ,  CEA STEPHEN M ,  CHAU ROBERT S

IPC: H01L21/336 ,  H01L29/10 ,  H01L29/165 ,  H01L29/267 ,  H01L29/66 ,  H01L29/78

CPC classification number: H01L29/785 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823437 ,  H01L21/823462 ,  H01L27/0886 ,  H01L29/0653 ,  H01L29/1054 ,  H01L29/16 ,  H01L29/165 ,  H01L29/20 ,  H01L29/267 ,  H01L29/66545 ,  H01L29/66795 ,  H01L29/7842 ,  H01L29/7851

Abstract: Ge and III-V channel semiconductor devices having maximized compliance and free surface relaxation and methods of fabricating such Ge and III-V channel semiconductor devices are described. For example, a semiconductor device includes a semiconductor fin disposed above a semiconductor substrate. The semiconductor fin has a central protruding or recessed segment spaced apart from a pair of protruding outer segments along a length of the semiconductor fin. A cladding layer region is disposed on the central protruding or recessed segment of the semiconductor fin. A gate stack is disposed on the cladding layer region. Source/drain regions are disposed in the pair of protruding outer segments of the semiconductor fin.

Abstract translation: 描述了具有最大顺应性和自由表面弛豫的Ge和III-V沟道半导体器件以及制造这种Ge和III-V沟道半导体器件的方法。 例如，半导体器件包括设置在半导体衬底上方的半导体鳍片。 半导体鳍状物具有沿着半导体鳍状物的长度与一对突出外部分隔开的中央突出或凹陷部分。 覆层层区域设置在半导体鳍片的中央突出或凹陷部分上。 栅极叠层设置在包层区域上。 源极/漏极区域设置在半导体鳍状物的一对突出的外部区段中。

公开(公告)号：EP2619797A4

公开(公告)日：2016-04-06

申请号：EP11827279

申请日：2011-09-19

Applicant: INTEL CORP

Inventor： CEA STEPHEN M ,  KOTLYAR ROZA ,  KAVALIEROS JACK T ,  GILES MARTIN D ,  GHANI TAHIR ,  KUHN KELIN J ,  KUHN MARKUS ,  ZELICK NANCY M

IPC: H01L29/78 ,  H01L21/336 ,  H01L29/10

CPC classification number: H01L29/7848 ,  H01L29/1054 ,  H01L29/66795 ,  H01L29/7849 ,  H01L29/785

Abstract: A method and a device made according to the method. The method comprises providing a substrate including a first material, and providing a fin including a second material, the fin being disposed on the substrate and having a device active portion, the first material and the second material presenting a lattice mismatch between respective crystalline structures thereof. Providing the fin includes providing a biaxially strained film including the second material on the substrate; and removing parts of the biaxially strained film to form a substantially uniaxially strained fin therefrom.

Abstract translation: 一种方法和雅丁的方法制成的设备。 该方法包括提供一基板，其包括第一材料，以及提供一鳍包括第二材料，所述翅片被在基板上设置，并且具有器件活性部分，所述第一材料和所述第二材料呈现respectivement晶体结构及其之间的晶格失配 ， 提供所述鳍包括提供双轴应变电影包含基板上的第二材料; 和去除所述双轴应变电影的部分从那里形成基本上单轴应变片。

公开(公告)号：DE102021121330A1

公开(公告)日：2022-03-24

申请号：DE102021121330

申请日：2021-08-17

Applicant: INTEL CORP

Inventor： MISHRA VARUN ,  CEA STEPHEN M ,  WEBER CORY E ,  KAVALIEROS JACK T ,  GHANI TAHIR

IPC: H01L21/336 ,  H01L29/78

Abstract: Ausführungsformen der vorliegenden Offenbarung basieren auf dem Erweitern einer Nanokammtransistorarchitektur, um ein Gate rundum zu implementieren, was bedeutet, dass eine Gate-Umschließung aus wenigstens einem Gate-Dielektrikumsmaterial oder sowohl einem Gate-Dielektrikumsmaterial als auch einem Gate-Elektrodenmaterial auf allen Seiten jedes Nanobandes eines vertikalen Stapels lateraler Nanobänder einer Nanokammtransistoranordnung bereitgestellt ist. Insbesondere beinhaltet eine hierin vorgeschlagene Erweiterung einer Nanokammtransistorarchitektur zum Implementieren eines rundum verlaufenden Gates Verwenden von zwei dielektrischen Wandmaterialien, die ätzselektiv zueinander sind, anstatt nur ein einziges dielektrisches Wandmaterial zu verwenden, das zum Implementieren herkömmlicher Nanokammtransistoranordnungen verwendet wird. Nanokammbasierte Transistoranordnungen, bei denen ein Gate rundum implementiert ist, wie hierin beschrieben, können Verbesserungen hinsichtlich der Kurzkanaleffekte herkömmlicher Nanokammtransistoranordnungen bereitstellen.