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    23.
    发明专利
    未知

    公开(公告)号：DE602006005020D1

    公开(公告)日：2009-03-19

    申请号：DE602006005020

    申请日：2006-05-03

    Applicant: ST MICROELECTRONICS SA

    Inventor： PAUMIER LAURENT ,  URARD PASCAL

    IPC: G11C19/28 ,  G06F5/01

    Abstract: The device has a set of elementary ring phase shift devices (22) applying a phase shift to a set of symbols and a rearrangement stage (26) receiving N symbols, provided by the shift devices, and providing the N symbols distributed in distinct sets of another set of symbols. Another set of elementary ring phase shift devices (28) applies a phase shift to the latter set of symbols. A control module provides signals representing phase shifts to the respective shift devices. A transposition module (42) transposes two symbols amongst the N symbols.

    24.
    发明专利
    未知

    公开(公告)号：FR2871976B1

    公开(公告)日：2006-08-11

    申请号：FR0451308

    申请日：2004-06-22

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT

    IPC: H04N7/16 ,  G11C7/00 ,  H03M13/11

    Abstract: An LDPC decoder having a determined number of processing units operating in parallel, storage circuitry capable of containing first words containing a juxtaposition of messages of a first type, and second words containing a juxtaposition of messages of a second type, a message provision unit capable of providing each processing unit with a message of the first type or a message of the second type, and a message write unit capable of writing, into the storage circuitry, first words or second words. The message provision unit is capable of providing a message at a position in a word which depends on the word or the message write unit is capable of writing each message at a position in the word which depends on the word.

    DECODEUR LDPC
    25.
    发明专利
    DECODEUR LDPC 未知

    公开(公告)号：FR2871975A1

    公开(公告)日：2005-12-23

    申请号：FR0451307

    申请日：2004-06-22

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL ,  PAUMIER LAURENT

    IPC: H03M13/00 ,  H03M13/11 ,  H04N7/16

    Abstract: L'invention concerne un décodeur (45) LDPC comprenant un nombre déterminé de modules de traitement (24) fonctionnant en parallèle, un moyen de mémorisation (26) adapté à contenir des premiers mots contenant une juxtaposition de messages d'un premier type, et des seconds mots contenant une juxtaposition de messages d'un second type, un module de fourniture de messages (46) adapté à fournir à chaque module de traitement un message du premier type ou un message du second type, et un module d'écriture de messages adapté à écrire, dans le moyen de mémorisation, des premiers mots ou des seconds mots. Le module de fourniture de messages est adapté à fournir un message à une position dans un mot qui dépend du mot, ou, le module d'écriture de messages est adapté à écrire chaque message à une position dans le mot qui dépend du mot.

    26.
    发明专利
    未知

    公开(公告)号：FR2858891B1

    公开(公告)日：2005-10-28

    申请号：FR0309828

    申请日：2003-08-11

    Applicant: ST MICROELECTRONICS SA

    Inventor： URARD PASCAL

    IPC: H03H17/02 ,  H03H17/06

    Abstract: The converter has a chain of cells, where each cell has a set of inputs (IN1(n), IN1(n), IN2(n), IN3(n)) and a set of outputs for digital values. Each cell has a pair of multipliers (n3, n7) that has inputs connected to the respective inputs of the cell. The multiplier inputs are connected to the cell inputs via respective paths having a preset number of flip flops (n2, n6). An independent claim is also included for a method of sampling digital values using a sampling rate converter.

    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION DE FAIBLE COMPLEXITE, ET CIRCUIT CORRESPONDANT
    29.
    发明专利
    PROCEDE DE GESTION DU FONCTIONNEMENT D'UN CIRCUIT DE BASCULE SYNCHRONE DE RETENTION DE FAIBLE COMPLEXITE, ET CIRCUIT CORRESPONDANT 未知

    公开(公告)号：FR3056365A1

    公开(公告)日：2018-03-23

    申请号：FR1658755

    申请日：2016-09-19

    Applicant: ST MICROELECTRONICS SA ,  ST MICROELECTRONICS INT NV

    Inventor： TRIPATHI ALOK KUMAR ,  VERMA AMIT ,  URARD PASCAL

    IPC: H03K3/356

    Abstract: Le circuit de bascule synchrone de rétention (CBSR) comprend un premier module (M1) adapté à être alimenté par une source d'alimentation interruptible (SAI) et un deuxième module (M2) adapté à être alimenté par une source d'alimentation permanente. Le premier module (M1) comporte un premier étage de verrou (EV1) et un deuxième étage de verrou (EV2) configurés pour stocker au moins une donnée (D) en présence de ladite source d'alimentation interruptible (SAI), des moyens de transmission adaptés à être commandés et configurés pour délivrer ladite au moins une donnée au deuxième module avant une coupure de ladite source d'alimentation interruptible, le deuxième module (M2) étant configuré pour conserver ladite au moins une donnée (D) pendant ladite coupure, et des moyens de restitution (MR) configurés pour permettre une restitution de ladite au moins une donnée (D) via un seul des deux étages de verrou (EV1).

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