公开(公告)号：KR1020060028595A

公开(公告)日：2006-03-30

申请号：KR1020040077615

申请日：2004-09-25

Applicant: 삼성전자주식회사

Inventor： 후아샹잉 ,  선우문욱 ,  타카시노구치 ,  조세영 ,  정지심

IPC: H01L29/786 ,  H01L21/336 ,  H01L21/22

CPC classification number: H01L21/02675 ,  H01L21/2026 ,  H01L21/84 ,  H01L27/1203 ,  H01L29/66795 ,  H01L29/785

Abstract: A method of manufacturing a thin film transistor is provided. The method includes forming an amorphous silicon layer on a substrate, forming a source region, a drain region, and a region of a plurality of channels electrically interposed between the source region and the drain region by patterning the amorphous silicon layer, annealing a region of the channels, sequentially forming a gate oxide film and a gate electrode on a channel surface, and doping the source region and the drain region.

公开(公告)号：KR1020050070632A

公开(公告)日：2005-07-07

申请号：KR1020030100399

申请日：2003-12-30

Applicant: 삼성전자주식회사

Inventor： 선우문욱 ,  타카시노구치 ,  유인경 ,  박영수

IPC: H01L27/105

CPC classification number: H01L27/11507 ,  H01L21/84 ,  H01L27/11502 ,  H01L27/12

Abstract: 전자소자 및 그 제조방법에 관해 개시되어 있다. 개시된 본 발명은 제1 기판, 상기 제1 기판 상에 구비된 제1 하부 커패시터, 상기 제1 하부 커패시터 상에 구비된 제1 하부 스위칭 소자 및 상기 제1 하부 스위칭 소자 상에 구비된 제2 기판을 포함하는 것을 특징으로 하는 전자소자 및 그 제조 방법을 제공한다. 상기 전자소자는 제1 하부 커패시터와 연결되지 않은 제2 하부 스위칭 소자와 상기 제2 기판 상에 상기 제2 하부 스위치 소자와 연결되는 하부전극을 포함하는 상부 커패시터를 더 구비할 수 있다.

公开(公告)号：KR101913387B1

公开(公告)日：2018-10-30

申请号：KR1020120030245

申请日：2012-03-23

Applicant: 삼성전자주식회사

Inventor： 선우문욱 ,  이정엽 ,  문창렬 ,  박용영 ,  양우영 ,  오재준 ,  황인준

IPC: H01L21/331 ,  H01L29/737

CPC classification number: H01L21/268 ,  H01L21/28575 ,  H01L21/3245 ,  H01L29/2003 ,  H01L29/452 ,  H01L29/517 ,  H01L29/66462

Abstract: Ⅲ족질화물이종접합구조소자의선택적저온오믹콘택형성방법이제공된다. 선택적저온오믹콘택형성방법은Ⅲ족질화물이종접합층이형성되고오믹콘택영역이정의된에피기판상에도전막과상기도전막의상부형성되거나상기도전막과상기Ⅲ족질화물이종접합층의사이에개재된캐핑막을형성하되, 상기캐핑막은상기오믹콘택영역또는비오믹콘택영역중 어느한 영역에만형성하고, 상기기판의전면에 750℃이하의온도로레이저어닐링, 유도가열, 또는이들의조합을적용하여상기오믹콘택영역에선택적으로오믹콘택을완성하는것을포함한다.

公开(公告)号：KR101186291B1

公开(公告)日：2012-09-27

申请号：KR1020050043745

申请日：2005-05-24

Applicant: 삼성전자주식회사

Inventor： 타카시노구치 ,  조세영 ,  선우문욱 ,  후아샹잉 ,  장샤오신

IPC: H01L21/84

CPC classification number: H01L29/78687 ,  H01L29/66742 ,  H01L29/78603

Abstract: 게르마늄 온 인슐레이터(Germanium On Insulator: GOI)구조 및 이를 이용한 반도체 소자가 개시된다. 본 발명에 따른 GOI구조는 단결정 실리콘 기판; 상기 기판 위에 형성되고 그 일부를 노출시키는 윈도우를 가지는 절연층; 상기 윈도우에 의해 노출된 상기 기판의 표면으로부터 형성되는 것으로, 실리콘/게르마늄 합금으로 이루어진 에피택셜 성장부; 및 상기 절연층 및 상기 에피택셜 성장부 위에 형성되는 것으로, 상기 에피택셜 성장부의 표면을 결정화 종자층으로 하여 결정화된 단결정 게르마늄층;을 포함한다.
SOI, GOI, 단결정 게르마늄, 3차원 반도체 소자, 에피택시

公开(公告)号：KR1020120019257A

公开(公告)日：2012-03-06

申请号：KR1020100082577

申请日：2010-08-25

Applicant: 삼성전자주식회사 ,  삼성에스디아이 주식회사

Inventor： 선우문욱 ,  박용영 ,  김연희 ,  양우영 ,  김현종

IPC: H01L31/04

CPC classification number: H01L31/068 ,  C03C8/18 ,  H01L31/02168 ,  H01L31/022425 ,  H01L31/02363 ,  H01L31/1868 ,  Y02E10/547 ,  Y02P70/521

Abstract: PURPOSE: A solar cell and a manufacturing method thereof are provided to improve the efficiency of a solar cell by preventing a passivation property from being damaged on the rear of a semiconductor substrate. CONSTITUTION: A semiconductor substrate(110) includes a bottom semiconductor layer(110a) and a top semiconductor layer(110b). An antireflection layer(112) is formed on the front of the semiconductor substrate. A passivation layer(130) is formed on the rear of the semiconductor substrate. A protection layer(140) is formed on one side of the passivation layer. A rear electrode(150) is formed on one side of the protection layer.

Abstract translation: 目的：提供一种太阳能电池及其制造方法，通过防止半导体基板的背面的钝化特性受损，提高太阳能电池的效率。 构成：半导体衬底（110）包括底部半导体层（110a）和顶部半导体层（110b）。 在半导体衬底的前面形成有抗反射层（112）。 钝化层（130）形成在半导体衬底的后部。 在钝化层的一侧上形成保护层（140）。 在保护层的一侧上形成有后电极（150）。

公开(公告)号：KR101100430B1

公开(公告)日：2011-12-30

申请号：KR1020050110122

申请日：2005-11-17

Applicant: 삼성전자주식회사

Inventor： 장샤오신 ,  선우문욱 ,  타카시노구치 ,  조세영 ,  후아샹잉

IPC: H01L21/8238 ,  H01L21/336

CPC classification number: H01L21/823412 ,  H01L21/823456 ,  H01L21/823807 ,  H01L21/82385

Abstract: p-MOS 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관해 개시되어 있다. 개시된 본 발명의 반도체 소자는 (110) 경사면과 이것의 하단에서 시작되는 (100) 제1 상부면과 상기 경사면의 상단에서 시작되는 (100) 제2 상부면을 포함하는 기판; 상기 경사면 상에 형성되고 게이트 전극을 포함하는 게이트 적층물; 상기 제1 및 제2 상부면 중 어느 하나에 형성되고, 상기 게이트 적층물에 닿은 소오스 영역; 및 상기 제1 및 제2 상부면 중 나머지 하나에 형성되고, 상기 게이트 적층물에 닿은 드레인 영역을 포함하되, 상기 소오스 및 드레인 영역은 채널이 상기 경사면을 따라 방향으로 형성되는 위치에 존재하는 p-MOS 트랜지스터를 구비한다. 상기 제1 상부면의 상기 p-MOS 트랜지스터와 이격된 장소에 n-MOS 트랜지스터가 존재한다.

公开(公告)号：KR1020100080705A

公开(公告)日：2010-07-12

申请号：KR1020090000116

申请日：2009-01-02

Applicant: 삼성전자주식회사

Inventor： 선우문욱 ,  마동준 ,  김연희 ,  이정현 ,  정석재

IPC: H01L21/336 ,  H01L29/786

CPC classification number: H01L21/02667 ,  H01L29/66772 ,  H01L29/78654

Abstract: PURPOSE: A method of manufacturing a single grain silicon and a thin film transistor are provided to secure single-crystal silicon by the lateral growth by forming a barrier rip on a sidewall after heat treatment. CONSTITUTION: Silicon is formed on the sub-structure(10). The silicon is pattern to form a silicon layer(11). A side wall(12) is formed at both sides of the silicon layer. A barrier(13) is formed on the silicon layer and the sidewall. A metal layer(14) is formed on the barrier. The silicon layer is mono-crystallized and grown by performing an eximer laser annealing.

Abstract translation: 目的：提供制造单晶硅和薄膜晶体管的方法，通过在热处理后在侧壁上形成阻挡层，通过横向生长来固定单晶硅。 构成：在子结构（10）上形成硅。 硅被图案化以形成硅层（11）。 在硅层的两侧形成侧壁（12）。 在硅层和侧壁上形成阻挡层（13）。 在屏障上形成金属层（14）。 通过进行准分子激光退火，将硅层单晶化并生长。

公开(公告)号：KR1020090029558A

公开(公告)日：2009-03-23

申请号：KR1020070094898

申请日：2007-09-18

Applicant: 삼성전자주식회사

Inventor： 겐리치스테파노비치 ,  강보수 ,  박영수 ,  선우문욱 ,  이명재 ,  안승언 ,  이창범

IPC: H01L29/861

CPC classification number: H01L27/1021 ,  H01L27/101 ,  H01L27/2409 ,  H01L27/2481 ,  H01L29/24 ,  H01L29/242 ,  H01L29/267 ,  H01L29/8615 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

Abstract: A diode and a memory device comprising the same are provided to implement the high integration of memory device by increasing the forward current density of N-type and P-type semiconductor layers. A diode(100) comprises the resistance alteration material. The resistance alteration material comprises either P-type or N-type semiconductor layer(10,20). The resistance of the resistance alteration material is changed according to the applied voltage. The memory device comprises the diode and the storage node. The diode has the resistance alteration material in either P-type or N-type semiconductor layer.

Abstract translation: 提供二极管和包括该二极管的存储器件以通过增加N型和P型半导体层的正向电流密度来实现存储器件的高集成度。 二极管（100）包括电阻改变材料。 电阻改变材料包括P型或N型半导体层（10,20）。 电阻变化材料的电阻根据施加的电压而改变。 存储器件包括二极管和存储节点。 二极管具有P型或N型半导体层中的电阻改变材料。

公开(公告)号：KR1020080010621A

公开(公告)日：2008-01-31

申请号：KR1020060070884

申请日：2006-07-27

Applicant: 삼성전자주식회사

Inventor： 후아샹잉 ,  박영수 ,  선우문욱 ,  조세영

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/02686 ,  H01L21/02532 ,  H01L21/2026 ,  H01L27/101 ,  H01L27/1021 ,  H01L27/2409 ,  H01L27/2481 ,  H01L45/04 ,  H01L45/1233 ,  H01L45/146

Abstract: A method for forming a poly-Si pattern, a multi-layer cross point resistive memory device including the poly-Si pattern and a method for manufacturing the same are provided to improve an operation characteristic of the multi-layer cross point resistive memory device using a poly-Si diode. A multi-layer cross point resistive memory device includes a wire(M), a first vertical diode(D1), a first bottom electrode(BE1), a first lamination pattern(P1), a second vertical diode(D2), a second bottom electrode(BE2), and a second lamination pattern(P2). The wire is formed on a semiconductor substrate. The first vertical diode is formed on the wire and is made of polysilicon. The first bottom electrode is formed on the first vertical diode. The first lamination pattern is formed on the first bottom electrode perpendicular to the wire. The first lamination pattern has a structure in which a first resistor and a first top electrode are sequentially laminated. The second vertical diode is formed on the first lamination pattern and is made of the polysilicon. The second bottom electrode is formed on the second vertical diode. The second lamination pattern is formed on the second bottom electrode perpendicular to the first lamination pattern. The second lamination pattern has a structure in which a second resistor and a second top electrode are sequentially laminated.

Abstract translation: 提供一种形成多晶硅图案的方法，包括多晶硅图案的多层交叉点电阻式存储器件及其制造方法，以改善使用多层交叉点电阻式存储器件的工作特性 多晶硅二极管。 多层交叉点电阻式存储器件包括线（M），第一垂直二极管（D1），第一底电极（BE1），第一叠层图案（P1），第二垂直二极管（D2），第二 底部电极（BE2）和第二层压图案（P2）。 导线形成在半导体基板上。 第一垂直二极管形成在导线上并由多晶硅制成。 第一底部电极形成在第一垂直二极管上。 第一层叠图案形成在垂直于线的第一底部电极上。 第一层叠图案具有顺序层叠第一电阻器和第一顶部电极的结构。 第二垂直二极管形成在第一层叠图案上并由多晶硅制成。 第二底部电极形成在第二垂直二极管上。 第二层叠图案形成在与第一层叠图案垂直的第二底部电极上。 第二层压图案具有顺序层叠第二电阻器和第二顶部电极的结构。

公开(公告)号：KR100785020B1

公开(公告)日：2007-12-12

申请号：KR1020060052101

申请日：2006-06-09

Applicant: 삼성전자주식회사

Inventor： 임혁 ,  박영수 ,  선우문욱 ,  차영관

IPC: H01L29/786

CPC classification number: H01L29/78678 ,  H01L21/268 ,  H01L27/1285 ,  H01L29/66765 ,  H01L29/78609 ,  H01L29/78684 ,  H01L29/78696 ,  H01L21/02675

Abstract: A bottom gate thin film transistor and a method for manufacturing the same are provided to improve the field effect mobility characteristic thereof by forming a lateral grown polycrystalline channel region. A bottom gate electrode(12) is formed on a substrate(10). A gate insulating layer(14) is formed on the substrate in order to cover the bottom gate electrode. An amorphous semiconductor layer, an N type semiconductor layer, and an electrode layer are sequentially formed on the gate insulating layer. A part of the amorphous semiconductor layer is exposed by etching sequentially a part of the electrode layer and a part of the N type semiconductor layer positioned on the gate electrode. The exposed amorphous semiconductor layer is molten by performing a laser annealing process. A lateral grown polycrystalline channel region is formed by crystallizing the molten amorphous channel region.

Abstract translation: 提供底栅薄膜晶体管及其制造方法，通过形成横向生长的多晶沟道区域来提高其场效应迁移率特性。 底栅电极（12）形成在基板（10）上。 为了覆盖底栅电极，在基板上形成栅极绝缘层（14）。 在栅极绝缘层上依次形成非晶半导体层，N型半导体层和电极层。 通过依次蚀刻电极层的一部分和位于栅极上的N型半导体层的一部分来暴露非晶半导体层的一部分。 暴露的非晶半导体层通过进行激光退火处理而熔融。 通过使熔融的无定形沟道区域结晶来形成横向生长的多晶沟道区域。